Hvordan variabler og signaler få syntetisert? (VHDL)

[vikas_lakhanpal27]

Hei Alle,
Få dager tilbake i en av boken jeg rød som variabel ikke tar noen harware etter synthsis.Per me Varaible tar maskinvare.Hva gjør du fyren tror?

Takk og vennlig hilsen,
Vikas

 

[linkfox]

Variablene er som midlertidig referanser til signaler.Eksempler kan være å finne på
gruppe: comp.lang.vhdl Bromley på variabel i staten maskin
de kan bli syntetisert.
Sist endret av linkfox den 23. Jan 2008 12:02, endret 1 gang totalt

 

[lordsathish]

Måten en variabel eller signal få syntetiserte avhenger koden helt ...det avhenger ikke av om vi bruker et signal eller en variabel ...

 

[vlsi_freak]

Hei.

Hvordan variabler og signaler blir syntetisert avhenger av koden din.
Men bare signaler brukes til å koble mellom ulike moduler.

Hilsen
misfoster