Hvordan velge gode VDsat verdi i CMOS analog design

[hung_wai_ming@hotmail.com]

I utgangspunktet har vi et tankesett av VDsat ~ 200mV i prosessen> 0.35um (kanskje noen vil si "NEI", bare et eksempel her) og ned til DSM, ppl sa at vi kan velge en mindre VDsat ~ 100mV, som plass for spenning endringer fra 3.3V til 1.8V, 1.2V, så VDsat kan ikke være for høy for enheten metning.

For lavt strømforbruk design, som bias Aktuell er vanligvis svært liten, så VDsat for en typisk NMOS Transistor mellom 0.1uA å 5uA kan variere mye på samme størrelse, ppl vanligvis øke gate lengde for å gi en større VDsat.

Spørsmålet mitt her er
(1) Hvordan vi bør velge en skikkelig VDsat verdien fra hvilke kriterier?
(2) Hvordan bør vi tilnærming strømsparingsmodus design når generelt bias gjeldende er svært liten, skal vi desparately å øke gate lengde for å passe nok VDsat?
(3) Samme som (2) hvordan vi skulle nærme lav spenning design as plass blir mindre, for høy VDsat kan gjøre enheten fungerer skikkelig.

 

[Sverdfiskbiter]

Du stiger en interessant spørsmål.

Till nå jeg ikke ser en klar explication for dette.

Vanligvis når jeg trenger en høyeste spenningsområde (og minimum Vds) velger jeg først L på en slik måte slik at de passer til støy / målrettet og etter at jeg beregne W å passe nødvendig gjeldende krav (for eksempel i opamps).
Og deretter med hjørne simulering jeg trekke maksimalt Vdsat fra DC output rapporten.Dette max Vdsat er min VDS at jeg skal holde for å få hele tiden min Transistor i metning (det
er grunnen til at jeg må gjøre hjørnet simulering).
Hvis på slutten Jeg
er ikke fornøyd med resultatet da jeg foreta en ny gjentakelse.
Vanligvis på den andre gjentakelse Jeg
er fornøyd med resultatet.

Jeg håper at dette vil hjelpe deg.

Respekt,
Sverdfiskbiter.

 

[ch1k0]

vdsat mindre enn 125mV ikke er nyttig, hard grense på subthreshold vdsat er ca 125mV ...

 

[hung_wai_ming@hotmail.com]

Sverdfiskbiter

Noen ganger jeg jobbet lignende som deg.

ck1k0

Jeg sjelden arbeid på subthreshold regionen, unntatt i 32.768K XOSC, så kan jeg forstå begrunnelsen for "hard grense" og hvis det
er slik, hvordan ville du takle de spørsmålene jeg stilte i første melding?

Takk

 

[ch1k0]

VGS-Vth mindre enn 0,2 gjøre Transistor arbeide i moderat-svak inversjon.
Vdsat er ~ 0,9 * (VGS-Vth), men aldri mindre enn Vdsat svak inversjon.
Svak inversjon vdsat er ~ 5 * VT, ikke mulig å gå under ~ 125mV Vdsat.

Ingen svar til alle (a) (b) (c) spørsmål.foreta L stor, bruker moderat inversjon, unngå dårlig samsvarer ikke svak inversjon.flere etapper, mer gevinst.

om lav hastighet, lavt strømforbruk, 0,35, 0,25, 0,18 flere gode for analog.

 

[hung_wai_ming@hotmail.com]

ck1k0

Hvordan vil du utvikle slike beskrivelser som nevnt?
Fra hvilken bok?

 

[didibabawu]

hung_wai_ming (at) hotmail.com wrote:

ck1k0Hvordan vil du utvikle slike beskrivelser som nevnt?

Fra hvilken bok?

 

[ch1k0]

hung_wai_ming (at) hotmail.com wrote:

ck1k0Hvordan vil du utvikle slike beskrivelser som nevnt?

Fra hvilken bok?

 

[WindRay]

Hei
Det er et veldig interessant spørsmål.

Jeg vil gjøre denne metoden for å størrelsen min transistorer:

1.Vi må bestemme VDSsat verdi basert på Minimum driftsspenningen (VCC).Dette er for å sikre at ingen av transistorer går til triode regionen.

2.Med VDsat at du ønsker å oppnå, siden vi setter lengden på Transistor.Du kan følge med på Sverdfiskbiter metode.Som bruker den høyeste driftsspenningen (VCC).Vær oppmerksom på at du vil jobbe i et område i VI kurve så flat som mulig.=> Høy og flat (ikke endres med Vcc område) Ro.

3.Neste ting er størrelsen bredden av Transistor basert på ID Aktuell å få VDSsat du vil oppnå i punkt (1).