hvorfor 50% driftssyklus trengs?

S

subramanyam

Guest
Hii Venner,

Hvorfor trenger vi 50% driftssyklus clocks?Kan vi ikke bruke noen andre driftssyklus verdi? Hva er fordelene med å bruke 50% driftssyklus bølgeform?thanx,
subbu.

 
hei
u kan bruke andre enn 50% også, men maskinvaren er mindre for å utforme 50% klokke syklus slik at alle foretrekker 50% klokke syklus.

 
1) hvis du bruker negedge flopper, så dutycycle saker
2) hvis du har låsene, dutycycle saker
3) Det var flere grunner ...Jeg prøver å huske ..

 
hvor om latching data på begge kanter av klokke syklus som i DDR?Jeg tror det var en lignende post en gang tilbake.

 
I noen analoge blandet programmer som CDRS it matters også ..

 
subramanyam skrev:

Hii Venner,Hvorfor trenger vi 50% driftssyklus clocks?

Kan vi ikke bruke noen andre driftssyklus verdi? Hva er fordelene med å bruke 50% driftssyklus bølgeform?thanx,

subbu.
 
Men hvordan kan vi bruke negedge og posgede i samme programmerbar, (i VHDL ikke Verilog)

og jeg bruker alltid standard clockin min program.never evr forandret driftssyklus ..
kan noen forklare meg hvorfor vi må endre driftssyklus og i hvilke tilfeller må vi chnage plikt syklus.

 
Tan skrev:

Men hvordan kan vi bruke negedge og posgede i samme programmerbar, (i VHDL ikke Verilog)og jeg bruker alltid standard clockin min program.never evr forandret driftssyklus ..

kan noen forklare meg hvorfor vi må endre driftssyklus og i hvilke tilfeller må vi chnage plikt syklus.
 
50% driftssyklus har også sammenheng med kraften.Hvis du har en 50% driftssyklus da mindre strøm brukes av klokke generator da at av konsumert av lavere / høyere driftssyklus. (Dette er relatert til Fourier-transformere av firkantbølge).
Håper dette hjelper deg ....

Hilsen,
Tarang

 
kunne noen fortelle meg hvordan maskinvaren skal slutning om registreres på begge kanter av klokken syklusen?

 
Quote:

Hvorfor trenger vi 50% driftssyklus clocks?
Kan vi ikke bruke noen andre driftssyklus verdi?
Hva er fordelene med å bruke 50% driftssyklus bølgeform?
 
Hii, enn for responsen!

La oss si min design ikke er en låsen basert design og jeg goin å bruke bare én kant enten eller ve-ve.I dette tilfellet Kan jeg bruke andre driftssyklus klokke?Jeg kan definetely bruk, men enten er det noen forhold som vi må vurdere for hvor mye driftssyklus må vi ta?
statement and TARANG'S more power consumption
statements plz strengthen these statements by furthur discussions and plz attach the related documents .

Hvis det er problemer med å ikke bruke en 50% driftssyklus som NANDHIKA er mer maskinvare
uttalelse og tarang'S mer strømforbruk
uttalelser plz styrke disse påstandene ved furthur diskusjoner og plz feste relaterte dokumenter.

Med vennlig hilsen,
subbu.Lagt etter 20 minutter:
kunne noen fortelle meg hvordan maskinvaren skal slutning om registreres på begge kanter av klokken syklusen?Hei Avanthika,

Definitivt det vil være to typer flip flops slutning, noen skal operere med posedge og andre vil være med neg. kanten!Nå er resultatene av disse to ulike kanten flopper vil bli drevet på samme data utgang, slik at u kan få ur data utgang på begge kanter av klokken.

hilsen,
subbu.

 
Hei Subbu,

Quote:

La oss si min design ikke er en låsen basert design og jeg goin å bruke bare én kant enten eller ve-ve.
I dette tilfellet Kan jeg bruke andre driftssyklus klokke?
 
hei mr.subramanyam ...

beklager for sent svar ..........

som per kunnskapen min til å designe en 50% driftssyklus klokken er mye enklere og det kan implementeres bare med ett flipflop ......

Jeg mener vel u ha 100MHz og u ønsker å utlede 50 MHz med 50% dutycycle ..........Lagt etter 2 minutter:hei,

samme prøve for 75% driftssyklus ......... u kan føle at u krever litt mer portene å implementere det ..........

hvis det er galt noen kan korrigere meg ..............

 
Hei alle,

Nandhika Jeg er ikke fornøyd med kontoutskriften din (50% driftssyklus klokken er mye lettere).
Tenk deg at du ønsker å doble frekvensen enn for å få 50% driftssyklus du må PLL / DLL / DCM betyr det veldig vanskelig, men hvis du ikke vil at 50% driftssyklus enn du kan utforme det bare ....... .

Men som jeg tror på en stor design begge kantene brukes, fordi noen signal har aktive lav og noe signal aktive høy (som forstyrrer signalet meste finner du aktiv lav) ....

Ta ett eksempel av dataoverføring fra en blokk til en annen blokk (begge arbeider på samme klokke):
Anta 1ste blokk er trasfering data på hvilken som helst kant av klokke (ta ve) enn hvis du ikke bruker 50% driftssyklus, samt jobbe med en kant enn for tilfredsstillende drift du må vente opp til neste samme kant for prøvetaking at data ....men hvis du bruker 50% driftssyklus, samt jobbe med en kant 1. kvartal og 2. kant i 2. kvartal enn du kan prøve at data på den neste (-ve kanten bare) Så du må vente bare for ,5 * Klokke Periode .......... og dermed din hastighet av drift vil øke ...........
Så for forenklet design og får høy hastighet 50% driftssyklus brukes ........( meste)

Hvis jeg galt enn send meg .......

Hilsen

 
hei udit ....

Jeg godtar u bare når disse to modulene er uavhengige .... hverandre

Tenk hvis en modul produksjonen er avhengig av andre modul der kommer synkronisering problem ......

Jeg mener synkronisering innganger eller gjør (hvis det er det) ..Jeg tror ........

 
Hei Nandhika
Jeg betyr for en stor konstruksjon som SOC, så det er mange moduler (i seg selv en stor design), så er det bare få signal overføres mellom da, hvis det er synkroniseringen problem så kan vi brukte samtidighet ..... ....
Vennligst fortsett forslaget.
Happy helg ...
Hensyn ......

 
Sendetid er trygg måte å garantere oppsett tid og hold-tiden av døgnet.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top