Hvorfor tiden datatype er 4-staten i system verilog?

[yourcheers]

Har noen kroppen har noen ide om hvorfor TIME datatype er 4-stat i System verilog. Det er fornuftig å ha "Logic", "Reg" & "Integer" 4-tilstand. Men hvorfor tiden?

 

[dave_59]

The tid datatype er et synonym for reg [63:0] Dette er slik den ble definert i Verilog, som bare hadde 4-statlige verdier. Opprinnelig tid og heltall var un-størrelse slik at gjennomføring kunne velge størrelser som var optimale for en bestemt implementering, men ble senere satt til 64-biter i IEEE. SystemVerilog introduserte 2-statlige verdier, men kunne ikke endre definisjonen av tid for bakoverkompatibilitet grunner.

 

[yourcheers]

Hei Dave Rich, Takk for forklaringen. Bare personer som var vitne til utviklingen av SV kan svare på dette. Takk for hjelpen.