hvorfor-ve setup tid i DC rapport

[smith_kang]

hei,
hvorfor det er ve-setup tid i DC timing report.Is det å gjøre med Bibliotek for std celler

 

[utmseng]

Dette er hva jeg forstår.

Anyone Rett meg hvis jeg er galt.

Oppsettet tid i DC er fastsette av lib, basert på 2D søketabellen på overgangen tid CLK og DATA pin på floppen.

I biblioteket, søketabellen for oppsett kan tiden inneholder noen negative verdier, og når input overgangen av CLK og DATA pins interpolerer inn i disse regionen, så du kan få negative oppsett tid.

Nå er spørsmålet, hvorfor søketabellen for oppsett tid kan inneholde negativ verdi?

Fra hva jeg forstår, hvis forsinkelsen til CLK banen i floppen er større enn forsinkelsen til DATA banen, betyr dette at CLK faktisk blir skjøvet ut i floppen, og dermed har du flere oppsett tid margin, og dermed Du kan få negative oppsett tid.Lagt etter 52 2 timer minutter:Jeg syntes det er noen interessante forrige tråd i diskusjonen.

Noen av punktene gjort av akp494 er ganske nyttig.

http://www.edaboard.com/viewtopic.php?p=502850 # 502850