I/O- celle design

[brakchus]

Hei,
Jeg
er nybegynner i analog IC og prøver å lage en inngang celle i 0.13um.IO cellene er drevet av 3.3V og viktige celler ved 1.2V.Jeg har problem med kraftledninger.Er måten jeg presentert på bildet er riktige?Vertikal vakt celle separate 3.3V celler og 1.2V.Bør 3.3V linje antar å være nærmeste Bond puten?
Beklager, men du må logge inn for å vise dette vedlegget

 

[mikersia]

IO celle design skal gi ESD / EOS beskyttelse første av alle.Sourcing fra dette målet en ESD beskyttelse er bygningen.ESD beskyttelse tilsier strøm busing (Vdd_io / GND_io) krav og layout rundt primær beskyttelse scenen.Vanligvis denne busser implementeres separat fra makten busser for predriver, nivå omformer og andre I / O lav spenning deler.
Det finnes noen muligheter til å utforme IO struktur.Det er bedre å lese mer spesielle literaure å ikke få feil.Se anbefalte elementer ved ESD gurus på dette nettstedet.

 

[bharatsmile2007]

Hei,
kan du sende meg TSMC 130 eller 180nm LVCMOS IO CELL Dataark, hvis du har det.
takk

 

[mikersia]

se anvendt brukerhåndboken for Virage Logic, - kanskje det kan hjelpe
Beklager, men du må logge inn for å vise dette vedlegget

 

[bharatsmile2007]

takk

 

[bharatsmile2007]

Hei,
kan du liste ut spesifikasjonen checksheet for tsmc 180nm lvcmos io buffer
takk