inngang og utgang declaraion som heltall i verilog

[Mkanimozhi]

Hei,
I verilog skal vi erklærer inn-og utganger som heltall, hvis vi gjør na, hvordan erklærer, svare meg noe.kanimozhi.m

 

[rberek]

Innganger og utganger av moduler er ledninger eller registre.Ikke er heltall.

Oppgaver kan ha heltall inngangene, men er ikke synthesizeable.rb

 

[cherukukeshav]

hei,

pr min kunnskap heltall er synthesizable og vil inferr 32bit register.
Pls sjekk og oppdatering ..

Keshav

 

[rberek]

Som jeg forstår det, heltall er synthesizeable men kan ikke brukes til å definere innganger og utganger av moduler.Bare wire, reg og inout eller "logikk" i forhold til System Verilog, kan brukes for porten definisjoner.

Jeg prøvde å definere en port som et heltall og det ikke fungerte for Synplify Pro.

Men hvis det fungerer for deg, jeg
vil være interessant å vite hva syntese verktøyet du bruker.

rb

 

[teja321]

Prøv å bruke

input [31:0] signal_name;
output heltall signal_name1;