innstilling forsinkelser mens syntese er gjort

[ASIC_intl]

Hei

Jeg vil sette verdier for input og output delay forsinkelse for å syntetisere en design med to klokker.

Har noen har ideen til å avgjøre om de verdiene av input og output delay forsinkelse i dette tilfellet for syntese?

Takk
ASIC

 

[S. nikhil]

Hei,

Opprinnelige du kan begrense dine blokker Input forsinkelse og produksjon forsinkelse å være 60% av døgnet-perioden.Så det du har rundt 40% av klokken perioden tid sperre din.Hvis du er i stand til å møte tidspunktet så fin du er ferdig.

Hvis ikke nå hva jeg skal gjøre?
Så spør hvordan timingen om naboen din blokk som gir deg inngang til porter og for hvem du gir output i utporter.

Sjekk deres timing om det er noen margin, slik at du kan slappe av din inngang og utgang forsinkelse tvang.

for mer informasjon besøk
www.vlsichipdesign.com

S. nikhil