Jeg trenger hjelp med en rørledning ADC

P

PaloAlto

Guest
Jeg har designet en 12bits pipelined ADC.Jeg har allerede silisium med meg og oppførselen er ikke så god som forventet

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" />

Faktisk, jeg kan ikke forklare hva det gjør i det hele tatt.Jeg skal forklare hva jeg har, hvis noen kunne gi meg noen hint om hva som kunne mislykkes,
vil jeg være svært takknemlig.

Den eneste internt generert (bandgap) spenning som er bufret ut av chip er vcm.Dens typiske verdi i henhold til simuleringer bør 1.01V.Verdien som jeg måler er 1.07V.

Sammenligningen av strømforbruk målte verdier med den forventede typ verdier viser god korrelasjon med unntak for et par arbeider moduser: I standby-modus, den nåværende er 15% høyere.Det motsatte skjer i en høy-effekt modus der ADC drags 20% mindre strøm som den skal.For resten av arbeider moduser, dagens forbruk er typ.Jeg er ikke sikker på om disse to tingene kan være relatert eller ikke selve problemet som jeg har med ADC.Det kan være at disse to (mindre) problemene kan forklares annen og de har ingenting å gjøre med arbeidsgruppen problemet.

Saken er at hvis ADC er koblet i normal drift modus, den riktig oppretter en synkronisering signal fra forutsatt clk.Også en digital utgang er generert.Men disse utdataene 12 bits digital kode er feil:

* Det viser en meget høy offset (180mV) for 0 diff inngang.De siste 6 biter er støy
* Det saturates med en DC-verdien som er bare halvparten FS approx (5 biter støy)
* Sette en liten DC verdien viser en gevinst på mellom 2 og 3 (6 eller flere biter støy)
* Sette en sinusformet signal viser igjen høy gevinst og mye støy.Jeg inkluderer et par fanger for å vise atferd med en liten inngangssignalet og en større en, men fortsatt halvdel FS

Det synes å indikere en mulig problemer med referanse spenninger, men vcm synes å være OK.Det kunne i stedet noe med noen av de stadier, men jeg vet ikke hva kunne være.

Jeg virkelig setter pris på all hjelp.
Beklager, men du må logge inn for å vise dette vedlegget

 
Hadde du gjort et interessant nivå simulering av komplett ADC?

Har endelig simulering viser spesifikke differencies mellom parasitic C extraction, parasitic RC extraction og skjematisk nivå simulering?

Vil du ta med chip pakken og bånd parasitics i finalen simulering?

Er dimensjonering av referansen kilde er basert på utregning som incooperate statiske og dynamiske belastninger fra ladestasjonen caps?

 
Hi rfsystem,

Takk for svar.Jeg ser ikke noen form for problem ved simulering nivå.Jeg har gjort mange simuleringer for ADC bare på RCX nivå inkludert oppstart sekvens, strømforbruk, støy analyse, INL / DNL, strømforbruk, spenningsnivåer, stabilitet, jeg vet ikke.Mange av dem egentlig.

For hele systemet (ADC test-chip padring pakken modell bord modell) Jeg har bare noen Sims.Utgangspunktet oppstart sekvens og INL / DNL bruker et sinusformet signal ved inngangen.Nivået jeg bruker for hver blokk er:

ADC: RCX av hele systemet, inkludert fase generasjon innretting logikk,
osv.testchip: RCX
padring: hentet fra layout uten parasitics (dette skyldes mangel på puten schematics)
pakke: RLC modellen inkludert selvbilde L, self-C og gjensidig mellom to tilstøtende ledninger
Styret: Dette er den svakeste modellen at jeg har siden den inneholder bare noen få parasitic caps i noen linjer

Det er ingen store forskjeller mellom sch og RCX Sims.Linearitet blir litt verre på grunn av høyere Cs, støy er det samme fordi det er høyere Rs, men også høyere Cs som gjør støy BW mindre.

Jeg snakket til Fab for å se etter mulig fabrikasjon problemer, men det synes å være OK

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" />Igjen, takk for hjelpenLagt etter 3 minutter:rfsystem wrote:

Er dimensjonering av referansen kilde er basert på utregning som incooperate statiske og dynamiske belastninger fra ladestasjonen caps?
 
Det virker som du er klar over alle mulige enkle fittfalls.

Min erfaring er at 90% av alle etter FAB problemene er testbench fullstendighet, 9% er modellen incompleteness og bare 1% FAB feil.

Hvis du tester til 1 / 100 av målet hastighet lekkasje kan bli et problem.Ikke bare på caps for Radix operasjon, men alos på CMD tilbakemelding hvis tid diskret.

Er inngangsspenning forskjellsbehandling?Har ist har rett vanlig modus?Er bondings koblet til?Har pins soldered vis rett DC?Er det en digital korreksjon?Er den digitale delen verfied sammen med analoge spice nivå simulering?

 
Jeg har vært testing på 1 / 100 av nominell freq, til 1 / 10 og på nominell og alltid det samme resultatet.
Den inngangsspenning er differensial, felles modus er riktig, bondings ut til å være OK, jeg
har sjekket den under mikroskop.Det er kun en analog utgang pin, vcm.Dette synes å være riktige.Det er en synkronisering utgangssignalet som også er riktig.Den digitale utgangen pins viser noe, de bare viser feil en

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Nøytral" border="0" />
 
Har sjekket mange fallgrubene en ta en titt på den digitale vector signaler.Jeg antar at du bruker en halv skala sinewave inngang.

Hva overrasker meg ikke klipping og forvrengning men asymmetrisk effekt der.Hvis du bruker en sinewave inngang er det ingen asymmetrisk inngangssignalet.Hvis det er en analog asymmetry det skal være annerledes hvis du endrer polaritet.Men hvis kretsen er fullstendig symmetriske det må være en falsk forbindelse bane LVS.Men hvis det er en digital feil det var enkelt en asymmetrisk koden som resultat.

Jeg antar noe i det digitale går galt.

Den mest effektive måten å sjekke opp dette for å kjøre en full-chip analog, HSim er typisk for dette, men spekter fungerer også bra.

Visste du simulerte den digitale delen analog?

 
Jeg har allerede gjort det.Jeg har simulert hele chip all analog med spekter, og det fungerer godt.

Jeg tenker nå om mulige problemer i fabrikasjon som etsning når skaper VIAS og ikke å ha gode forbindelser mellom metaller spesielt i den digitale delen som bruker én VIAS bare.Men dette er ikke så ofte jeg gjette ...

 
Hvis det er FAB problemet du vil se forskjellige resultater over prøvene.

Visste du måle noen antall prøver?Mulig også fra samme kjeks.

Hvis en via er det eller ikke vil det sådd i en komplett forskjellige mønster.

 
Det synes det er noe galt om digital kode s, kanskje comparators, kanskje kode innretting krets, kanskje den prosessen på utdataene data.
Mitt forslag er at du kan se MSBs bare når du legger inn en synd wave.
Og dessuten kontrollere felles modus tilbakemelding kretsen igjen.
Håper du får noen ideer fra det og takle det.

 
Takk til dere begge.

Jeg gjorde måle 11 prøver av tre ulike wafers og alltid har den samme (mer eller mindre).Saken er at dette er en ny runde av en funksjonell versjon, bare for å forbedre ytelsen.Det betyr at OTAs har forandret seg, men comparators er de samme som allerede jobbet i en tidligere versjon, og det samme skjer med innretting logikk.Hva gjorde endre noe var fase generasjon, selvfølgelig, for å tilpasses den nye utformingen.

Jeg sjekker også pads nå og det virker som at jeg kunne gått litt lite tilførsel pads for CMOS utgang pads på 12 biter.Likevel ser jeg ikke at så årsaken til alt, fordi så hvis jeg setter et DC signal nær lavere jernbane, bare noen få av LSBs ville være i endring og det skjer ikke.Faktisk er det helt mettet før jeg setter et mye større signal.

Jeg fortsette å søke, jeg setter pris på dine ideer,
vær så snill, la dem komme, jeg trenger dem alle

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Trist" border="0" />
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top