katalogstrukturen for ASIC design

[ecse]

Hei,
folkens
Er det noen gode forslag eller mal for katalogstrukturen for ASIC design?

thx in advance
ecse

 

[the_penetrator]

finne på opencores.org sin anbefaling på katalogstrukturen

 

[philewar]

I rmm, er det enkelte avsnittene diskutere dette emnet.

 

[krystall]

Vanligvis katalog strukturer vil bli:
-kilde - kildefiler (Verilog / VHDL)
-rapporter - rapporter om timing / område / begrensninger
-skript - nyttig TCL scripts
-libs - bibliotekene nødvendig
-tilordnede - gate-nivå netlist som er kartlagt

Dette er noen forslag basert på erfaring.Håper den
er nyttig.

 

[atremp]

for eksempel:

DC brukerhåndboken
kap. 3

 

[satya]

HI u kan ha katalogstrukturen som dette,
------------------ prosjekter -------------
|
|-------< Prosjekter code>
|
--------- docs
--------- netlist
--------- RTL
--------- sim
--------- synth ------|< scr> |
| <reports> |
| <db> |
--------- tb (testbenches)
--------- SDF (timing simulering)
--------- Test
--------- Foreta
--------- sta
--------- release

Håper dette hjelper,
Hilsen,
- Satya

 

[maniasonic]

enhver kropp har lurt på versjonskontroll?likevel en dir strukturen er lettere å finne ut ...