N
neo321
Guest
Hei,
I Synopsys Jeg har funnet ut at klokken gating kan gjøres ved hjelp av ulike porter ...henhold til deres Power Compiler manual, klinke gratis klokke gating stil gjennomført med kun ELLER gate brukes for en positiv kanten logikk og Enable som aktiv Low ...men hvis jeg setter et INV før ELLER gate should'nt det også virke for Aktiver som aktiv High??
Men da jeg prøvde Design Compiler det viste en feil som dette (INV OR) kombinasjonsboksen er bare for negative kanten logikk ....
Dette er veldig forvirrende ...kan noen pls kaster noe lys over dette ...
Takk på forhånd.
I Synopsys Jeg har funnet ut at klokken gating kan gjøres ved hjelp av ulike porter ...henhold til deres Power Compiler manual, klinke gratis klokke gating stil gjennomført med kun ELLER gate brukes for en positiv kanten logikk og Enable som aktiv Low ...men hvis jeg setter et INV før ELLER gate should'nt det også virke for Aktiver som aktiv High??
Men da jeg prøvde Design Compiler det viste en feil som dette (INV OR) kombinasjonsboksen er bare for negative kanten logikk ....
Dette er veldig forvirrende ...kan noen pls kaster noe lys over dette ...
Takk på forhånd.