Klokke Skillelinje og utvalg

[prabhu.er]

Kjære alle,

Her får jeg klokke utvalg logikk.behage hjelpe denne Verilog koden er ok eller ikke for Digital ASIC Design og denne koden er bra for syntese?modul clk_sel (
clk1,
clk2,
clk3,
sel_val,
sel_en,

clk_out
)

input clk1, clk2, clk3, clk4;
input [1:0] sel_val;
input sel_en;

output clk_out;
wire clk_out;

reg sig_clk_out;tildele clk_out = (sel_en)?sig_clk_out: 1'b0;

alltid @ (sel_val eller clk1 eller clk2 eller clk3 eller clk3)
/ / I følsomhet listen får jeg alle klokke signalet det er riktig
begynne
sig_clk_out = 1'b0;

case (sel_val)

2'b00:
sig_clk_out = clk1;
2'b01:
sig_clk_out = clk2;

2'b10:
sig_clk_out = clk3;

2'b11:
sig_clk_out = clk4;

default:
sig_clk_out = 1'b0;
endcase

slutt

endmouduleHilsen,
Prabhu

 

[asicdesigner]

Koden er greit for syntese og simulering.