Klokken av DDR Minne Modules

[lvwx]

Jeg ønsker å styre 3 DDR Minne Modules av FPGA, men jeg lurer på hvordan kan jeg håndtere klokken disse Memory Modules.Connect dem sammen til FPGA eller koble dem én etter én til FPGA? Og gjør dem neeed enhver kamp motstand?

 

[Aoxomox]

ta en titt på JEDEC standarden for DDR-DIMM.
eg
http://www.intel.com/technology/memory/pcsdram/spec/ddr_unbuff_dimm_spec_09.pdf

På hver minnemodul for clockline er kablet til hver chip.Så da har 8 ic per modul må du kjøre 8 ganger kapasiteten til denne pin.når du kobler 3 moduler ...det
er 24 pins med 266MHz eller enda mer.bør du tenke på separatly leverer modulene.Matchende resistances er nødvendig.(I Jedec standard de linjene har 10 ohm i serie).

Mer kritisk enn motstand er wirelength av clocksignal.alle ledninger til en modul skal ha nesten samme lengde.trolig
er det godt å forlenge deretter clockline litt slik at alle andre signaler er stabile når pulsen på denne linjen oppstår.