Løsning for en VHDL kode, hva vil syntese produsere?

[seq00666]

Hei, jeg kan ikke svare på følgende spørsmål, ville du hjelpe meg å løse det? Jeg vil sette pris på, takk. For følgende VHDL, hva vil syntese produsere? Tegn resulterende gate-nivå representasjon eller logikk ligningen representasjon. library IEEE; Bruk IEEE. std_logic_1164.all; enhet proc_sig er port (a1, a2, B1, B2: i std_ logikk, y1, y2: ut std_ logikk); end enhet; arkitektur RTL av proc_sig er prosedyre logic_xor (signal s1, s2: i std_ logikk; signal y: ut std_ logikk) er begynner y

 

[brmadhukar]

Hei, ser ut som to xor utganger bare. BRM