G
Galos
Guest
Hei, Kan noen hjelpe meg med Verilog koden av ledende null anticipator. Sine arbeider virker litt vanskelig! Enhver form for hjelp vil bli verdsatt ... Takk
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
google? ikke sikker på om nedenfor er hva du trenger, men det er vanskelig ... og ganske fort; generelt - en '1 'i posisjon' i 'i input vektor setter '1' i posisjon 'i' i produksjonen vektor og nullstiller alle utgang biter under 'i'; [syntaks = verilog] modul leading_zero (input [BIT_W-1: 0] d_in, utgang reg [BIT_W-1: 0] d_out, utgang reg [NR_W-1: 0] nr_of_zero, utgang reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr, genvar i; generere for (i = 0; iHei, Kan noen hjelpe meg med Verilog koden av ledende null anticipator. Sine arbeider virker litt vanskelig!