Leter du etter materiale om optimalisere timing en design ved hjelp Verilog kode

[butxarakham.nh2008]

Hei alle sammen, jeg har prosjekt om å optimalisere timing design på Verilog kode, men jeg kan ikke finne noen dokumenter av denne emnet. Husk at bare på RTL kode som du bruker paralell koding stil ... , Ikke av kommentar linje som "optimize_ timing ...." .... Noen hjelpe meg? Takk alle,

 

[kumarpals]

http://www.inno-logic.com/resourcesTips.html

 

[srinivasansreedharan]

Avansert ASIC Chip Synthesis - Himanshu Bhatnagar