måten å generere registrere

[skycanny]

hei, alle gutter.Er det noen måte å generere regisers i CPLD eller FPGA bortsett fra å bruke "signal" og "DFF" oppretting?

Eventuelle hjelpe ville være verdsatt!

 

[Iouri]

Hva er galt woith bruker "signal", eller hva forsøker å impliment?

 

[Gliss]

Du kan kanskje instantiate leverandørene RAM i enheten direkte.

 

[Salma Ali Bakr]

vel ... u kan lage et register urself,
Se denne koden:

////////////////////////////////////////////////// /////////////////////////////////////////
biblioteket IEEE;
Bruk ieee.std_logic_1164.all;
Bruk ieee.std_logic_unsigned.all;

-------------------------------------------------- -

enhet reg er

generiske (n: naturlig: = 2);
port (I: i std_logic_vector (n-1 downto 0);
klokke: i std_logic;
belastning: i std_logic;
klart: i std_logic;
Q: ut std_logic_vector (n-1 0 downto)
);
end reg;

-------------------------------------------------- -

arkitektur behv av reg er

signal Q_tmp: std_logic_vector (n-1 downto 0);

begynner

prosess (I, klokke, last, klar)
begynner

Hvis klart = '0 'og deretter
- Bruk "område i signalet assigment
Q_tmp <= (Q_tmp'range => '0 ');
elsif (klokken = '1 'og clock'event) deretter
Dersom last = '1 'deretter
Q_tmp <= Jeg;
end if;
end if;

end prosessen;

- Løper uttalelse
Q <= Q_tmp;

end behv;////////////////////////////////////////////////// ///////////////////////////////////////

(U kan endre det i forhold til ur behov, trenger u ikke å ha alle disse innganger for eksempel, jeg håper det er det u vil)

vennlig hilsen,
Salma: D

 

[SynKore Support]

Dette er den versjonen i Verilog, FYI:reg Q;
alltid @ (negedge Rst_n eller posedge CLK) begynner
if (! Rst_n)
Q <= 1'b0;
else if (No)
Q <= D_In;
endMichael Zhang

==============================
Din Ideell Prototyping PCB-tjenesten:
http://www.idealPCB.com
==============================

 

[ananth_anbu]

Hei ur svaret hjelpsomme meg også.ple fortelle meg hvor på å starte leverandører RAM på enheten direkte?

 

[eelinker]

I navnet til ---
en ikke-recomended måte å registrere generasjon bruker asynkron method.plz ikke bruke denne metoden, selv om det er beskrevet i brunt og veransic digital logikk lærebok.
hilsen