Manchester Encoder

[Msakhy]

Jeg prøver å designe en Manchester Encoder krets med en PISO skift register og en XOR gate.Jeg løp inn i et par problemer.
: I need to synchronize the shift register output with the clock (clocking it) ie I need to delay the clock (running at 100 kHz) by td (the IC s time delay) which about 16ns.

1. Timing:
Jeg trenger å synkronisere skift registrere utgang med klokken (stueklokke det), dvs at jeg må utsette klokke (som kjører ved 100 kHz) ved td (den IC s tidsforsinkelse) som om 16ns.
: I need to eliminate the edges caused by the simultaneous switching of logic states of the gate (XOR) inputs (ie NRZ/binary data and clock signal respectively)

2. Flere kanter:
Jeg trenger å eliminere kantene forårsaket av samtidige bytting av logikk statene i gate (XOR) innganger (dvs. NRZ / binære data og klokke signal henholdsvis)

Hjelp i denne forbindelse vil bli høyt verdsatt.Et alternativt design er også velkomne!

Email meg: khumalosn (at) webmail.co.za

 

[Jepeto]

Spill med dette for noen år siden
Don t husker hva og hvordan jeg har gjort
Alle portene er 10ns pd
Beklager, men du må logge inn for å vise dette vedlegget

 

[Msakhy]

Jeg prøvde å simulere din krets, og jeg kommer over problemet 2 nevnt ovenfor.Jeg vil vite om du faktisk bygget krets.Hvis ja, hva SIPO skift register IC brukte du (jeg brukte en 4015 i simulering min) og til hvilken frekvens var du stueklokke systemet.Jeg har også problemer med å spore opp hvordan dataene generatoren fungerer.

 

[Jepeto]

NEI, er det bare simulering og Shift-register virtuelle
Dataene generatoren er duken tilbakemeldinger skifte registrere alle komponentene har 10N pd at klokkefrekvensen 100Khz

 

[PaulHolland]

Hei, Det er veldig enkelt.Bruk en D_FF (D flip flop) og en XOR.Q produksjon av D-FF skal en inngang av XOR og den andre XOR innspill kommer til inngangen av D_FF.Nå kan du sette deg datastrømmen i D-FF og bruke klokken til klokken D-FF.dette er hvordan du lager perfekt MCH.

Paul.

 

[Jepeto]

Hei PaulHolland,
Ja, XOR sin gode idé
Beklager, men du må logge inn for å vise dette vedlegget

 

[PaulHolland]

Hei, Din nesten riktig.Jeg brukte en enkel D_FF og en XOR-funksjonen.Dekoding kan gjøres med en enkel D_FF i døgnet inngangen du putte klokken signalet og D vil bli MCH kodet signal.Det er alt

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />

.

Paul.

 

[Msakhy]

Hei
, the transition of logic state is delayed ie a ramp function (with rise time = tr and fall time = tf).

Problemet er at i det virkelige liv,
overgangen til logikken staten er forsinket dvs. en rampe funksjon (med økning tid = tr og falle tid = tf).Når inngangene av XOR endre staten samtidig er det uønskede kanter (pigger) på utgangen.Se problem to over.De fleste simulatorer faktisk vil vise dette fenomenet jeg ser gjøre din timing diagrammene ikke vise dette.D-FF-metoden viser de samme resultatene, (dvs. forvirret XOR på samtidige overganger) jeg simulerte den på EWB Multisim9.Ja det cascaded og porter løser forsinkelsen problemet (PROBLEM ONE ovenfor).

 

[Jepeto]

Jeg tror oppstår nagler fordi klokken ikke synkronisere med skift register output
For å unngå svikt prøver å bruke doble frekvensen klokke
Klokke / 2 brukes for skift register og klokke brukes for prøvetaking DFF
Siden forrige klokke til klokke / 2 DFF vil sperren data før pigg skje ved klokke / 2
Produksjonsgapet blir forsinket med 1 Klokke / 2 cycle<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Gråter eller Veldig trist" border="0" />Skjematisk feil CLK / 2 skal koble til Q og ikke QN
Beklager, men du må logge inn for å vise dette vedlegget