Minne: Små problemer

[sameem_shabbir]

Jeg har kopiert språk maler som følger inpri = oject navigatøren å lage en blokk ram

Er det noen timming begrensninger i denne blokken RAM eller det er bare en reg. array.

Nå skal jeg gi data og oppgradere addr på den positive kanten clk
eller bør jeg oppgradere addr på negedge clk og gi data ved posedge.

Som kommer til å fungere bedre

 

[xtcx]

Jeg tror ingen timming begrensninger bortsett lese eller skrive.Først plasserer adresse og deretter aktivere les \ write.So vidt jeg brukte blokken væren, vil resultatet alltid være låst (fra Block RAM adresse punkt).Så hvis du gir ny adresse med lese aktivert, låsene automatisk at adressen data.

 

[darylz]

du kan få timingen spec fra FPGA dataark., og du bedre lansering og prøve på samme kantene.

 

[echo47]

Du nevnte Project Navigator, så jeg antar du refererer til en moderne Xilinx FPGA.The Block RAM er en vennlig synkron enhet som bruker den positive klokken kanten.Den oppfører seg som et stort register array, selv om klokken til utgang forsinkelsen er vanligvis tregere enn en skive flopp.I de fleste prosjekter trenger du ikke å bekymre deg mye om blokken RAM er presis timing detaljer, men hvis du må se dem på "skifter egenskaper" delen av FPGA-datablad.

Noen Xilinx FPGA tilby spesielle Block RAM-funksjoner som en ekstra utgang register som bedrer klokke-til-utgang forsinkelse.Les om de ulike funksjonene i ditt bestemte FPGA brukerhåndboken.