Minne tabellen i VHDL

[Oana]

Hei alle sammen,

Så jeg har til å utforme en kommunikasjons-modul som vil ha noen inn-og utganger, og vil koble flere komponenter fra de samme sistem (jeg har en sistem som vil bli delt og jeg må rezolv kommunikasjonen mellom dem).så hver komponent vil bli conected til en comm.modulen med innganger og utganger, og jeg må lage en tabell, et minne som vil holde corespondence mellom hva innspill coresponds til hva komponent og hva output.i ikke vet hvordan kan jeg gjøre dette i VHDL, denne tabellen og deretter hvordan den skal brukes.
Jeg håper jeg gjorde meg klar.
takk!
Oana

 

[Fvm]

Mye mangler for en klar spørsmålet.Hva slags kommunikasjonskanal brukes for å sende og motta av hver komponent?Er de med punkt til punkt-forbindelser eller buss?Din kommunikasjon Modulen er ment som en slags hub eller ruter.Sender hver modul og motta ulike meldinger (med et indentifier eller adressen), som må føres individuelt?Eller gjør den sende identiske, kompositt meldinger, som å ha deles i deler til ulike mottakere?

 

[Oana]

Ja, jeg trodde jeg ikke var klar.
Så for å sende og motta meldinger jeg vil bruke en UART, så punkt til punkt kommunikasjon.Så, for eksempel, vil kommunikasjonen modulen mottar en melding fra UART og det vil kontrollere om destinasjonen adressen er hans, hvis det er, vil det dissasembly meldingen og det vil bare sende dataene frem til komponenten.Jeg vet ikke om denne kommunikasjonen modulen er ment som en ruter eller som en hub, jeg tenkte aldri over ting på den måten ...en ruter er smartere, men jeg må bare sende og motta meldinger, sjekk om den er for meg, og hvis ikke, ta på køen for å sende videre på nettverket (som også er et problem i den forstand at jeg ikke vet nøyaktig hvordan du gjør det, jeg nødt til å gjennomføre en slags kø for sending, fordi det kan være flere meldinger som skal sendes på samme tid), og montering og dissasembly meldinger.Om meldinger, kan de sende og mottatt av alle modulene, når en modul sender en melding, inneholder denne meldingen kilde adresse, destinasjon adresse, data og en CRC (noe som dette, jeg må bestemme strukturen til meldingen), og denne meldingen vil reise gjennom alle nettverk og det vil stoppe på modulen som anerkjenner hans adresse.
Jeg ønsker å lage en skjematisk, må jeg lage noe tid til det, men jeg ting det ville være lettere å forstå dette systemet.
Takk en meget for deg interesse i problemet mitt!

 

[Fvm]

Jeg ser ikke klart hva som er hensikten med sentrale kommunikasjon modul i topologi du skissert nå.Hvis meldingene har full adresser, kan de i utgangspunktet distribueres i et multi-master bussystemet som gjøres for eksempel i PROFIBUS eller IP-nettverk.

 

[Oana]

Vel prosjektet er en del av en større knyttet til Petri garn, det var ikke poenget, det er ikke om sentralt eller distribuert kommunikasjon ....
spørsmålet mitt var hvordan å lage et minne bord i VHDL, noe som bare holder forholdet mellom modulene, mellom deres innganger og utganger ......
takk allikevel .........