Modelsim ytelse

B

buzkiller

Guest
Hei,

I de siste 2 årene har jeg jobbet med Modelsim SE 5.3 til 5.5a.
Alle disse versjonene ga meg praktisk talt samme ytelse i VHDL.
Alle de store nye versjonen har lovet 2-4 ganger gevinst i ytelse.
Hvorfor ser jeg ikke det?Kanskje det
er bare for Verilog?Vær dele erfaringer.

PS (jeg testet på PII-450 med 256MB RAM)

Buzkiller.
 
Hvilken HDLSim verktøyet er bedre (resultater), som NC-Sim, VCS, Modelsim ...?

Takk!

 
I virkemåten modell, modelsim er det beste av meg selv.I gate nivå, er det veldig veldig veldig veldig sakte.

For øvrig, hva forskjell i NC-verilog og Verilog-XL?

Hvem kan fortelle meg det svaret?

 
Ingen å svare meg!Det
er greit!Jeg vil svare meg på meg selv.

Etter kartlegging, NC-Verilog kompileres-base Verilog simulator, Verilog-XL er tolke-basert.I fart, NC-Verilog er raskere (flere pålegg) enn Verilog-XL, særlig i gate nivå.

Jeg tror at i atferdsdata modell å bruke modelsim eller NC-Verilog i gate-modellen til å bruke NC-Verilog er den beste soluation.

Noen har andre kommentarer?

 
Verilog-XL er for tregt for designeren å kontrollere et stort design.Jeg har gjort noen sammenligninger mellom VCS og NC før (ved hjelp av en
400.000 porter design).Her er mitt resultat:

I RTL simulering, VCS er den raskeste.Sin simulering er omtrent 10% raskere enn NC.

Men i gate-nivå simulering, VCS er omtrent 20% tregere enn NC, og noen ganger vil det oppstå noen uopprettelig feil (core dump eller forårsake feil signal verdi "X" i simuleringen) og mindre robusthet.

Etter min mening, tror jeg NC er et bedre valg.Modelsim, så jeg vet, er mye tregere enn både VCS og NC, men det gir gode Verilog og VHDL co-simulering.

<img src="images/smiles/icon_smile.gif" alt="Smil" border="0" />
 
wow ...designen er så BIG (10M porter eller transisotrs?)!

1 gate = 1 minste 2-inngang nog = 2 P 2 N-type transistorer.

Hvilken prosess bruker dere?,18 Um?

Versjonene av NC og VCS Jeg er: LDV3.0/3.1 og VCS5.IN1.Og SDF informasjon er også tatt med under hele-chip gate nivå simulering.Jeg bruker NC ikke bare for sin hastighet men også stabilitet.

<img src="images/smiles/icon_smile.gif" alt="Smil" border="0" />
 
mm ...Jeg endelig innse at hvorfor min RTL simulering er så tregt nå.

<img src="images/smiles/icon_smile.gif" alt="Smil" border="0" />Nylig jeg bruke PLI å bygge modeller av ADC / DAC / PLL å la verilog kunne gjøre blandet modus simulering.Men hastigheten blir treg.Meldingen fortelle meg hvorfor ...thx, roZes.Kanskje jeg kan gå tilbake til VCS prøve meg videre simuleringer.

<img src="images/smiles/icon_smile.gif" alt="Smil" border="0" />
 
Jeg bruker VCS 6.0.1, har jeg ikke fylle den er raskere enn VCS 5.1, kanskje mitt design er liten.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top