M
m_pourfathi
Guest
hei alle,
Jeg bruker VHDL og min kompilatoren er ISE 7.1.
Jeg har en singal b (41 downto 0) og to signal A1 (32 downto 0) og A2 (8 downto 0) som er antatt å være den kvotienten og resten henholdsvis når b blir delt på 300 eller "100101100".
uttrykket jeg bruker er
a1 <= b / "100101100";
A2 <= b mod "100101100";
som synes å være feil.mine signaler skal defineres usignerte.
hva ville være det riktige uttrykket?behage hjelpe!
Vennlig hilsen
Jeg bruker VHDL og min kompilatoren er ISE 7.1.
Jeg har en singal b (41 downto 0) og to signal A1 (32 downto 0) og A2 (8 downto 0) som er antatt å være den kvotienten og resten henholdsvis når b blir delt på 300 eller "100101100".
uttrykket jeg bruker er
a1 <= b / "100101100";
A2 <= b mod "100101100";
som synes å være feil.mine signaler skal defineres usignerte.
hva ville være det riktige uttrykket?behage hjelpe!
Vennlig hilsen