NIOS-core

[lsa1961]

Er det noen som bruker NIOS kjerner (@ ltera)?
Din kommentar, takk?

 

[manitooo]

versatil

Jeg elsker det og det fungerer godt

U kan sette noen periferiutstyr U ønsker (hvis Ur FPGA har nok plass selvfølgelig)

U valgte amout RAM, ROM, NBR av UART, SPI, tidtaker, IO ...
U har speciale perifer å lenke til SRAM,
Flash ....

Og du kan skrive Ur egen peripherale innenfor mikro eller ut av NiOS, men wihtin sjetongkassen eller Videre offchip (som ekstern ROM ... eller ADC)

Vel, jeg liker det veldig mye

Jeg bruker den på en APEX20K600E og for øyeblikket jeg bruker:
16K ROM (der jeg satt i min code)
8K RAM
1 UART
1 32bits PIO
1 9 bit PIO
2 4 bit PIO
2 2bits PIO

Men jeg kommer til å sette en annen UART og noen andre ekstra IO

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />Vel i gjenoppta: det er moro og versatil

 

[ep20k]

Jeg godtar teksten ovenfor.også, @ ltera har senket sine priser for developement boards.

 

[DDR]

Normalt kan du ikke syntetisere din nios-vhdl/verilog-design etter at du kompilere den i synplify.Dette er fordi sopc byggmester legger lavt nivå, arkitektur spesifikke ting i vhdl / verilog som synplify feilaktig oversetter.
En enkel løsning er å endre målenheten i sopc byggmester i flex10ke.
etter at du skal kunne samle og syntetisere uten problem!

happy nios-ing!
DDR

 

[Vonn]

Wxcuse meg, men kan jeg vite hva som er NIOS-core

 

[elektrom]

Hi donadon,

Se denne siden for å forstå mer

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />http://www. @ ltera.com /
products / enheter / nios / nio-index.html? xy = hp2_nhp

 

[dsp_]

Hi everybody
hvor mye plass / porter gjør det bruk?
Jeg bestilte den UP2 med flex10k70 er det mulig å bruke en minimal versjon av nios på den?<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Spørsmål" border="0" />EDIT: Spørsmålet unyttig jeg fant svaret i dypet av Altera =)
for dem som er interessert her er det ...
http://www.altera.com/literature/an/an178.pdf
@ -> a

takk
dsp_

 

[manitooo]

ca 1500 til 2000 Logic element for enkle NiOS design

Jeg har et annet spørsmål som bruker det

Jeg har definert en ROM (fra 0x0000 til 0x3FFF) og RAM (fra 0x4000 til 0x4FFF)

Men i mitt nios firmware, når jeg gjør en enkel malloc (), det resturn meg en peker på ROM sonen: quiet merkelig er det ikke?

does noen har allerede oppstått denne feilen?

Hvis ja, hvordan kan jeg rette den

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />(min FAE virkelig er ute av mitt problem)

plz hjelpe

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />THX

 

[lsa1961]

Jeg takke alle for svar.
Ett spørsmål.
Hva vil du bruke for on-chip debugging av din NIOS baserte systemer?
@ ltera løsning: ByteBlasterMV nedlasting kabel RedHat's kommandolinje feilsøkingsprogram.
Vil det fungere godt?
Må jeg i FS2 løsning: i-målsystemet analysator Accelerated Technology kode | lab Debug verktøyet?
Kommenter det, takk.

 

[DDR]

lsa1961 wrote:

Jeg takke alle for svar.

Ett spørsmål.

Hva vil du bruke for on-chip debugging av din NIOS baserte systemer?

@ ltera løsning: ByteBlasterMV nedlasting kabel RedHat's kommandolinje feilsøkingsprogram.

Vil det fungere godt?

Må jeg i FS2 løsning: i-målsystemet analysator Accelerated Technology kode | lab Debug verktøyet?

Kommenter det, takk.

 

[phoenixfeng]

er det noen url å laste ned nios

 

[davorin]

Jeg antar du ikke se @ ltera nettsted .. ellers du ville funnet evalueringen nedlastingskoblingen:

https: / / www. @ ltera.com/support/software/download/nios2/dnl-nios2_v1.0.jsp

 

[cawan]

Nios kjernen er fleksibel være konfigurert i sopc hovedstad.Hver av de viktigste komponenten kan lastes og rekonfigurere for dedikerte programmet design.Kildekoden for Nios 3.1 er synlig som. V eller. Vhd men starter Nios II, kildekoden for cpu.v eller cpu.vhd er allerede kryptert.Du må betale mer for å generere en fullstendig. SOF fil, i stedet for en tidsbegrenset fil.

 

[RemyMartin]

DDR wrote:

Normalt kan du ikke syntetisere din nios-vhdl/verilog-design etter at du kompilere den i synplify.
Dette er fordi sopc byggmester legger lavt nivå, arkitektur spesifikke ting i vhdl / verilog som synplify feilaktig oversetter.

En enkel løsning er å endre målenheten i sopc byggmester i flex10ke.

etter at du skal kunne samle og syntetisere uten problem!happy nios-ing!

DDR