noen hjelpe meg om SoC Encounter

[univer_solar]

Hei alle,
Jeg bruker PKS verktøy av Cadence å syntetisere prosjektet ha topp modul.Det er OK og generer netlist.v.Men når jeg bruker SoC Encounter å lese denne filen netlist den dukker ikke terningen stort som general.Jeg kan ikke definere floorplaning for det.Det er gir en feilmelding.Pls hjelpe meg.
Takk

 

[guzhal]

Men når jeg bruker SoC Encounter å lese denne filen netlist den dukker ikke terningen størrelse som generelt

jeg er ute av stand til å forstå hva "die størrelse generelt betyr" ..
kan du forklare nøyaktig hva feilen sin vist ...

 

[varun]

sjekk med AE's av SoC møte, kan du se noen universitetet opplæringsprogrammer på SoC møte, ASIC av Sebatian smith vil hjelpe

 

[vlsi_whiz]

Når du syntetisert din netlist, did u målrette utformingen til en ASIC-teknologi bibliotek som TSMC 90nm eller 180nm?Kan du også legge inn den nøyaktige feilmeldingen du får fra SoC?

Vanligvis etter syntese bruk BuildGates eller PKS, vi skrive den nye netlist som en Verilog fil.Dette netlist importeres til SoC ved å spesifisere STD cellen biblioteker, timing biblioteker og andre info.Når importen er ferdig, SoC vinduet vil vise en blokk, dvs. kjerneområdet alene sammen med design som et sett av blokker (dette avhenger av design hierarki)..Nå vi definerer kjernen størrelse, kjernen til IO avstand, osv.

Jeg foreslår at du går gjennom opplæringen på dette nettstedet:

http://www.csee.umbc.edu/ ~ reza2/courses/418/Tutorials/Lab2.php.html