noen kan gi meg litt hjelp?

[skycanny]

I dag, jeg vil implementere feil corrcet koding av FPGA.Jeg har lært vrilog HDL flere dager og kan bruke det til å beskrive felles digitale kretser.Samtidig er jeg reqiued å bruke Xilinx enheten.Jeg er i stand til å utforme enkle digitale kretser med verilog og bruker Ise og laste den ned demoen bord.Men jeg vet ikke hva jeg skal gjøre neste trinn.Becase Jeg er ny til EDA, spesielt til Xinlix.if alle som har feil riktig koding erfaring, kan du hjelpe me.Tell meg hva skal jeg gjøre videre og hva bør jeg ta hensyn til.

Regards!

 

[nand_gates]

Hvilken Xilinx eval bord ur bruker?
1.Skriv verilog koden for ECC modul.
2.Skriv verilog testbench for ECC modul.
3.Har simulering og fikse bugs hvis noen i ur ECC-kode.
4.Syntesize og generere bit fil for ur-modulen
5.Laster den ned til FPGA.
6.Hvis ur ECC modul er ren combinatorial deretter kan du bruke
skriving brytere gjelder innspill til ur modul på FPGA styret og
bruke LED på FPGA bord for å vise ur resultat.

7.Hvis ur ECC koden ikke combinatorial Du kan skrive synthesizable
testbench og syntetisere den med modulen.I dette tilfellet kan du bruke
Lysdioder på FPGA bord for å indikere test bestått eller ikke bestått!

Håper dette hjelper

 

[skycanny]

Hei, nand_gates, Takk for ditt svar.Og jeg mener at dine svar kan gi meg mange guider.Jeg skal prøve som trinnene du viste til meg og hvis jeg har problemer med å fortsette i den nærmeste fremtid, håper jeg å få støtte og hjelp fra deg.

Jeg søkte på nettsteder og fora dekker feil riktig koding på internett, men mislyktes.Kunne noen megetsigende denne typen nettsteder og fora vise meg noen linker som kan hjelpe meg!På forhånd takk!
Godt nytt år til alle!

 

[hamadeh]

Du kan finne noen gratis ECC kjernen på opencores: http://www.opencores.org.uk/browse.cgi/filter/category_ecc
Sjekk det kanskje det vil hjelpe deg ...

 

[fotball]

hva du bør gjøre er å bekrefte din design

 

[bibo1978]

Nand_gates hadde summerized det hele, men han hadde gått glipp av en viktig detalj som skal simulere designen innlegg sted og rute modellen som er generert med Ise verktøy med Standard forsinkelse fil "SDF" som er generert med det, på denne måten kan du være mer sikker på at design måtte være synthesized godt og kan arbeide med klokken hastigheten på brettet, deretter u mai starte hardware feilsøking, som kan gjøres på ulike måter, Nand_gates hadde descriped den enkle løsningen for det,

det
er all folks

 

[skycanny]

Først takk, alle gutta!

Faktisk, jeg bare har en generell forståelse abour ecc, så jeg trenger noen fora og nettsteder diskuterer ecc i detalj.Jeg tror dette vil gi meg stor hjelp!

Selv om jeg har studert fremgangsmåten gitt av nand_gates, jeg er ikke i stand til å beskrive eventuelle ecc modulen i verilog.Faktisk har jeg for å få en bedre forståelse om ecc.

Så kan du vise meg noen linker håndtere ecc teorien i detalj.Jeg takker deg mye!

 

[tongson]

Du kan prøve å gjøre en virkelig prosjekt på EV borad.

Eller du kan lese programmet notater på Xilinx nettsted.

 

[bibo1978]

du har til å bestemme første hva er ECC slag du ønsker, convolution eller blokkere koden, deretter algoritmen, som Viterbi algoritmen deretter gå videre og begynne å implementere design hvis du har nok bakgrunn i Verilog

dvs all folks