noen kunne hjelpe? Den osc4 utganger er z i xilinix 2,3,4.1

[csfm]

behage innstendigste hjelpe meg hvis du kunne

når jeg bruker osc4 utgang (8m, 500k ,...) alle linjene er i z staten, er det ingen ekstra forbindelse trengte jeg tror det der er feil?

den brukte versjonen av xilinix er 2.1, 3.1 og 4.1 foundation serienbehage hjelpe meg behage [/ b]

 

[sn]

Er u kjører simuleringen eller faktiske chip utgang?En ting u må gjøre er å en form for chip restarte så alle statene vil gå til sine standardverdier.
Skål,
-s

 

[csfm]

iam prøver å gjøre simuleringen del og det meste av design komponenter trenger en klokke signal, og klokken generatoren ikke arbeide riktig og den ikke har en tilbakestilling alternativet som du vet, jeg prøvde å starte ny design prosjekt, folier, resart programvaren , installere andre versjonen, alle ikke arbeide på samme problemet eksisterer

 

[Fvm]

Hallo,

hva slags klokke oscillator du snakker om?Er det en reell enhet blokk eller en testbench komponent?Er Xilinx bruker modelsim eller en propriatary simulator?Hva er din design oppføring?Hvis det er HDL, kan du poste koden.Hvis du simulere noe slikt DCM, kan tiden oppløsningen bli for grov.

Hilsen,
Frank

 

[csfm]

kjære
iam hjelp av skjematisk redaktør i mensioned versjoner av xilinix

iam bruke reelle hindre for å generere klokken signalet ikke VHDL kode

også er der alle nødvendige ekstra komponent
skal kobles mellom klokken signal og reisemålet pin

 

[sn]

Er u sier at du ikke har noen reset-signalet kommer inn på brikken?Dette er tilbakestilt at jeg snakker om, og du må opprette en tilbakestille puls på dette signalet for å tilbakestille hele brikken, slik at alle stater gå til standard (logikk 0 / 1).Svaret på det osc utgang er at Xilinx chip har et globalt / klokke buffer for dette formålet som du trenger å bruke, generelt, kalte det «bufg", men ikke sikker på om enheten du bruker.Sjekk det selv eller krysse sjekk brukerveiledningen / doc.
Håper dette hjelper,
-s

 

[csfm]

kjære
Jeg tror du gjorde ikke få meg, nå dont speak om global clock. hvis jeg ønsker å teste alatch som eksempel så i kraft asignal (GND ORvcc) så jeg ned en klokke signal å bli matet inn i klokken porten på låsen som kan være forutsatt fra OSC så etter kjørt simuleringen klokken signalet staten er z eller x slik at sperren didint arbeid, dvs mitt problem, det osc didnt work,

Jeg har også prøvd å sette mange buffer som (bufg, bufgp, bufs) alle av dem gjorde ikke løse problemet

 

[echo47]

Hei csfm.Ditt spørsmål er uklart.Kan du gi flere detaljer om design og problemet?Kanskje du kan vise et lite skjematisk eller HDL-kode som viser ditt spørsmål.

Hvilke FPGA / CPLD enheten bruker du?

Hva er osc4, 8m, og 500k?

ISE 2.1i, 3.1i og 4.1i er svært gamle redskaper.Vær klar over at de fleste her aldri har brukt dem, eller ikke har brukt dem i mange år.