noen quastions ABT P & R.

[vishalkatba]

1.hvordan skal vi bestemme chip kjerneområde?

2.hvordan IR Drop analyse.hva slags infomations betyr det inneholde?

3.hva er konfigurasjonsfilen?Hva betyr det inneholder?for hva er det brukt

4 Hvordan spesifisere Core Utnyttelse faktor og Core IO margin?hvordan u vil avgjøre dette ..

5.hva er Block Halo?

6.Forklar Floor planlegging, fra begynnelsen til enden?

7.Hvordan u do timing analyse?

8.hva er meta-fil og makro-fil?

9.Hvilke begrensninger du anser for etasje planlegging av Standard Celler?

10.forklare In Place optimalisering og timing Ventetid?

11.hvorfor er Klokke Tree Synthesis (CTS) gjort?

12.Forklar LPE

13.hvorfor er før og etter-Synthesis og simulering gjort?

14.Hva er området?

15.hvordan du angir IO begrensninger?

16.Hvordan redusere strøm / bakken Bounce?

17.hvilken som er best interleaving eller ikke-interleaving for strøm planlegging?

18.hva er blokkere ring og hvorfor er Block ring brukt?

19.Forklar alle CT topologien?som topologi vil du foretrekker for ur design?

20.hva CTS Specfications inneholder?

21.hvordan Congestion optimalisering og balanse slew?

22.Forklar Klokke treet av nivå og fase forsinkelse?

23.hvorfor filler celle er uesd?

24.Hva er Antenne effekt og antenne ratio?Hvordan elimante dette?

25.hva er Amoeba plassering?hva dets bruk?

26.hvordan du gjør ILMs for timing optimaliseringen?

27.hvordan partisjonering utformingen?

29.Hva er AWE (Asymptotic bølgeform Estimering)?

30.hvorfor er makt planlegging gjøres og hvordan?som metall, bør vi usefor strøm og jord ring & strimler og hvorfor?

31.Hvordan vi elimate slakk hvis det oppstår under First optimalisering stadium (prøveversjon ruting)?

32.Hvordan vi beregner dø størrelse fra celle telle våre design?

33.Hvorfor Parasitics Uttak for bare R og C, hvorfor ikke L (inductor)?

34.hva er utdatafiler etter fysisk Design?

 

[cafukarfoo]

1.hvordan skal vi bestemme chip kjerneområde?
Kjerneområde skal bestemme ved dø størrelse, IO puten høyde og kjernen til io mellomrom.
La si
die området width = 5000um
die området height = 5000um
Kjernen til io orddeling = 50um
så
kjerneområde width = 5000 - (io_pad_height) - (kjernen til io mellomrom)
kjerneområde height = 5000 - (io_pad_height) - (kjernen til io mellomrom)

2.hvordan IR Drop analyse.hva slags infomations betyr det inneholde?
Ditt behov for å ha sendt database for IR-drop anaylsis.
Du vil få noen hot spot der spenningsfall er svært kritisk.Normalt er dette hot spot området er langt fra strømforsyningen din chip.Grunn av motstand, den spenningsfall underveis fra strømforsyningen til standard celle.

4 Hvordan spesifisere Core Utnyttelse faktor og Core IO margin?hvordan u vil avgjøre dette ..
Core utnyttelse er fastsette av prosjektet bly.Han vil finne ut hvordan trafikk av design.Selvfølgelig,
jo lavere core utnyttelse er lettere for gjennomføring wise men dø størrelse vil bli større

5.hva er Block Halo?
Halo er plasseringsmålrettet blokkering som er knyttet til makro som RAM.Dette blokkering vil flytte sammen med makro hvis makroen plasseringsmålrettet endre

6.Forklar Floor planlegging, fra begynnelsen til enden?
floorplanning inkludert partitionining, kjerneområde form og plassering, strøm planlegging, partisjon pin plassering, makro plasseringsmålrettet planlegging

7.Hvordan u do timing analyse?
Du må fullført plassering og ruting for design.Med den utpakkede RC fra design, vil verktøyet kunne gjøre timing analyse.

9.Hvilke begrensninger du anser for etasje planlegging av Standard Celler?
Utnyttelse, strøm domene logisk sammenheng mellom standard celler.

10.forklare In Place optimalisering og timing Ventetid?
IPO er plasseringsmålrettet optimering basert på tidspunktet begrensningen

11.hvorfor er Klokke Tree Synthesis (CTS) gjort?
CTS nødvendig å balansere klokken tre for å unngå uventede setup og holder bruddet.

13.hvorfor er før og etter-Synthesis og simulering gjort?
dette trinnet er å sørge for funksjonaliteten til design ikke endres etter syntese.

14.Hva er området?
SIDEKART er den minste plasseringsmålrettet holder å holde plasseringen av en standard celle

15.hvordan du angir IO begrensninger?
Du kan spesifisere inngangen forsinkelse og utgang forsinkelse for IO blokk.

18.hva er blokkere ring og hvorfor er Block ring brukt?
blokkere ringen er å slå ring festet til et macro.This er å sørge for de viktigste Strømforsyningslampen kan kobles til makro enkelt

20.hva CTS Specfications inneholder?
CTS spec inneholde innsetting forsinkelsen skew mål

21.hvordan Congestion optimalisering og balanse slew?
congestion optimalisering gjøres med ruting med trafikkorkene drevet.

23.hvorfor filler celle er uesd?
filler som er brukt for å kontrollere at strømmen er kontinuerlig for alle standard celle.

24.Hva er Antenne effekt og antenne ratio?Hvordan elimante dette?
Antena effekt bety for mange kostnader vil ødelegge gate.Dette kan elimineres ved å redusere kostnader effekt eller malt kostnaden.

Antenne ratio = metall område / gate området.Dette forholdet må være oppfylt for å unngå gate som ødelegger for kostnaden.

25.hva er Amoeba plassering?hva dets bruk?
amoeba er bare en annen plassering motor fra Cadence.Den kalles amoeba grunn av utformingen utseende etter plassering

27.hvordan partisjonering utformingen?
må du angi den harde grensen for hver av partisjonen.Med hjelp av EDA verktøyet, bør du kunne partisjon design

30.hvorfor er makt planlegging gjøres og hvordan?som metall, bør vi usefor strøm og jord ring & strimler og hvorfor?
strøm planleggingen er gjort for å unngå IR slippe problemet.Å sikre at alle celle innenfor design får nødvendig strømforsyning.

31.Hvordan vi elimate slakk hvis det oppstår under First optimalisering stadium (prøveversjon ruting)?
du må identiy på slakk om det er på grunn av dårlig plassering eller dårlig timing begrensning eller dårlig routing (rute JOG)

34.hva er utdatafiler etter fysisk Design?
etter fysisk utforming, utdataene skal være optimalisert netlist og den endelige rutet GDS-fil som du kan bruke for å tape ut / LVS / DRC bekreftelse.