om CMOS buffer utforming

M

marlboro_x

Guest
hvordan man skal utforme en CMOS buffer ved hjelp av bare inverters.Are det noen regler for å endre størrelsen på MOS-FET? kan noen guide meg til noen materialer om dette temaet. Thx på forhånd.
 
avhengig av belastningen, o / p vekst og fall tidskrav og forsinkelse kravet buffer, kan du designe din buffer.
 
ser for materiale på "logisk effort" .. Det vil hjelpe u sikkert ..
 
hva slags buffer? logikken invertsukker buffer? eller volt buffer? hvis du betyr CMOS invertere buffer, hvis lasten er veldig stort, bruker Bank buffer -> se CMOS analog kretsteknikk layout & sim ved Baker vi vanligvis Min lengde for CMOS logikk, men hvis buffer driveren til I / O pad bør vurdere ESD.
 
Jeg ønsker å bruke flere CMOS vekselrettere å øke sin sjåfør evne, til å kjøre mer strøm. Enhver nyttig materiale? TKS mye. reguards. marlboro_x
 
Du kan referere til de digitale Integrated Circuits av Rabaey og logisk innsats av David Harris.
 
Det er noe optimal W / L ratio, for minimal forsinkelse, viser at hvor mye neste CMOS inverter stadium må være større enn forrige ... (Som jeg husker neste stadiet bør være e = 2.71 ganger større enn tidligere.) I denne boken finner du mer om dette, og optimal vekselrettere nummer. Søknad spesifikke integrerte kretser, sidene 138-141 http://www.edaboard.com/viewtopic.php?t=97200&highlight=asic
 
Jeg tror det du refererende til går under navnet "super buffer". Det finnes ikke noe mer enn serie interters begynner å minstemål til større størrelser som du flytter fra høyre til venstre mot belastning din. Du trenger ikke lage en stor inverter fordi det vil gi for mye belastning for den forrige logikk. Super buffer fordeler bare belastningen i mange etapper. Ingenting nytt, samme gamle tid eqns gjelder for hver etappe.
 
Tommelfingerregelen => 3/1 for p / n MOS og 01:03 stasjon for forrige etappe til neste
 
pixel: Det er sant at W / L neste stadiet bør være 2.72times den former.But jeg fant boken u guidet snakker om ASIC, og jeg har ikke så mye poeng til d / l.Is det noe materiale mindre? dumbfrog: UR absolutt right.I har lest litt papir si det neste stadiet Load Capcitor bør være om 3times den former.But hvordan kan jeg se verdien av Capacitor Load. Den første prosessen bør tilstå to 3/1 regler, men hvordan kan jeg tilpasse MOS-FET for å få bedre ytelse? Takk U all!
 
Avhengig av stigning / fall og last stasjonen spesifikasjoner på inv for bufferen må være dimensjonert. også de super buffere krever dimensjonering. du kan gå gjennom en god VLSI beslektet bok av Niel Weste eller Pucknell eller Rabey eller Kang de alle er gode og beskrive størrelsesguider konsepter
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top