om timing problem (slakk) mens synth i Xilinx

K

KIL

Guest
Hei alle,

Jeg vender problem mens jeg gjør syntese i Xilinx FPGA verktøyet det er når jeg gjør sted og rute mitt innlegg place and route timing analyse er sviktende og jeg får slappe av - 0.658 EFF og jeg arbeider med spartansk 3e FPGA og det er xc3s100e board<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Gråter eller Veldig trist" border="0" />

Jeg trenger noen generelle retningslinjer når statisk timing analyse svikter ........ jeg har sett hvor akkurat min timing går galt i tidtakingen analysator verktøy, men jeg er å følge instruksjonene på timingen forbedring Veiviseren ....... ......Men jeg er møtet timing ...............noe hvor jeg må endre begrenser den kritiske stien slik at jeg kan fastsette tidspunktet ...........<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Gråter eller Veldig trist" border="0" />

2.er det noen max frequncy støtte til den spartanske 3e styret jeg har generert 155mhz freq bruker DCM's og DCM er SUPPOR for dette verktøyet er 334mhz så jeg må fikse logikken som er i critcal banen som påvirker min timing ...... ....

kan noen foreslå meg generelle tiltak som jeg kan følge i denne forbindelse .........
eventuelle pdf eller link kan du sende det til meg .....................

hilsen
: Dkil

 
du kan prøve å gi ekstra aggressiv timing requirments til verktøyet, slik at den prøver litt hardere.Selv om den ikke med en liten margin det kan oppnå de nødvendige timing.

 

Welcome to EDABoard.com

Sponsor

Back
Top