Om Verilog kompilere

[liujingshu]

Hei, alle
Vårt selskap tilordne meg for å stimulere til (bruk Modelsim) og kompilere (bruk Design kompilator) en kode.Stimulering er ikke veldig vanskelig, men samlet er ikke lett, for det er mitt første kompilere jobb.Jeg kan si at koden ikke er veldig god, for det meste av modul kan passere porten netlist stimulering (uten timing informasjon, SDF-fil), men kan ikke passere timingen stimulering (gate netlist og SDF-fil).Inntil nå, er min eneste metoden endre koden.Heldigvis retter jeg de fleste av dem, men en av dem er mye større, er det ikke veldig lett å endre.Har og annen metode for å takle dette problemet?Kan være å sette begrensning, men jeg vet ikke hvordan.Kan være noen kan gi noen tips.Thanks very much!

 

[Khorram]

Du mener simulering med Modelsim og syntese ved hjelp DesignCompiler.Hvis du skriver en kode i en standard måte, vil du ikke ha store problemer.Jeg anbefaler deg å skrive kode i en standard måte hvor du separate combinational og sekvensiell deler basert på Huff-mann modell av en digital design.
Forresten, er timingen verifiation den viktigste fasen av syntese.Du bør sjekke funksjonalitet og timing etter syntese.Også bør du sjekke dem etter layout generasjon.I denne fasen du pakker ut en netlist (funksjon) og en SDF (timing).Du kan simulere dine design inkludert timing ved hjelp av en simulator som Modelsim.

RGDS,
KH

 

[liujingshu]

Mange takk!Men jeg kan ikke forstå hva som er meningen med "separate combinational og sekvensiell deler basert på Huff-mann-modellen", kan du gi meg noen forklaring, jeg er fortsatt en ny kode forfatter.Finner jeg er det så mange skranke i denne modulen, tviler jeg på problemet er her.

 

[Khorram]

Tenk deg at du ønsker å gjennomføre en maskinvare som inkluderer combinational og sekvensiell (Flip-Flops eller Registers) deler.Først av alt, bør du spesifisere disse delene.Jeg mener du bør vite ulike deler av designen nøyaktig.I design, vil du ha fire grupper av signaler: Primary_Input_Signals (PI); Primary_Output_Signals (PO); Present_state_Signals (PS), Next_State_Signals (NS).
Du partisjonere design til tre deler:
1) PO = Output_Function (PI, PS), (i Mealy Model)
PO = Output_Function (PS), (i Moore Model)
2) NS = Next_State_Function (PI, PS);
3) På stigende / fallende kant KLOKKE: PS <= NS;

Jeg anbefale deg å se følgende link:
http://www.asic-world.com/verilog/memory_fsm2.html

RGDS
KH

 

[Nandy]

Jeg tror situasjonen din er
1.RTL sim går.
2.Gate sim uten timing passerer.
3.Gate sim med timing (SDF backannotate) mislykkes.

To Do:
1.Du bør sørge for at ingen timing brudd i DC rapporten.
2.Debug din netlist med SDF backannotated, sjekk om det er noen timing brudd rapporten i simulering rapport fil.
3.Sammenlign alle Top Module innganger bølgeform i timing / ingen timing.Kontroller at de er de samme.
4.Hvis du vil grave gjennom netlist med SDF filen.Bruk GOF fra www.nandigits.com
GOF kan laste netlist og SDF-fil, og isolere portene du har interesse i, og selv rapporterer timingen mellom tilkoblinger og gate forsinkelse.

Håper det hjelper.

Nandy
www.nandigits.com
Netlist Debug / ECO i GUI mode.Lagt etter 13 minutter:Jeg tror situasjonen din er
1.RTL sim går.
2.Gate sim uten timing passerer.
3.Gate sim med timing (SDF backannotate) mislykkes.

To Do:
1.Du bør sørge for at ingen timing brudd i DC rapporten.
2.Debug din netlist med SDF backannotated, sjekk om det er noen timing brudd rapporten i simulering rapport fil.
3.Sammenlign alle Top Module innganger bølgeform i timing / ingen timing.Kontroller at de er de samme.
4.Hvis du vil grave gjennom netlist med SDF filen.Bruk GOF fra www.nandigits.com
GOF kan laste netlist og SDF-fil, og isolere portene du har interesse i, og selv rapporterer timingen mellom tilkoblinger og gate forsinkelse.

Håper det hjelper.

Nandy
www.nandigits.com
Netlist Debug / ECO i GUI mode.