OOPS inne System Verilog

[vjm16]

Hei alle,

Er det nødvendig å ha dyp forståelse av oops for å lære systemet Verilog?(Ikke sinn, som Iam nytt til systemet Verilog)

Takk på forhånd,
vjm

 

[mssajwan]

Nop .... bra hvis u vet Verilog ...... som u starter u ville bli kjent.

-Manmohan

 

[vizpal]

Bare har noen grunnleggende kunnskaper i OOP og C ...
Du kan begynne å lese SV LRM og u vil forstå disse konseptene ....Ingen grunn til bekymret abt OOP og C !!

 

[Anant]

hvis du har brukt vera / e ikke, konsepter er de samme.
Du trenger ikke å lære c .

 

[foster_cn]

definitivt er oop konsept nyttig å plukke opp.pls se denne tråden også:
ftopic275946.html

 

[ahliang]

bare å begynne, ingen nend å studere opp språket

 

[sanjay11]

ikke nødvendig å vite oop helt, men grunnleggende understaning er avgjørende.
Se Chris Spear's System Verilog bok.Hilsen,
Sanjay

 

[donald007]

Du kan lære grunnleggende konseptet OOP, så kan du begynne å bruke SystemVerilog.Prøv f.eks kode er nyttig.

 

[www.testbench.in]

Bare begynne å lære SV,

U kan lære OOPS med SV.Du trenger ikke å ha forkunnskaper i oops å starte SV.Gopi
www.testbench.in

 

[boardlanguage]

Som andre har sagt, en bakgrunn i OOP er nyttig, men ikke absolutt nødvendig å starte Systemverilog.

Systemverilog har flere ulike fokusområder: design og modellering (HTV), verifikasjon (TB), påstander og dekning.

Verifikasjonen (TB) aspekt er definitivt den mest utfordrende.Og her er der en bakgrunn i OOP eller annen HVL (som e eller VERA) virkelig hjelper.

Jeg vil fokusere på læring i RTL konstruerer først øve seg litt, så håndtere TB konstruerer neste.

 

[Bywater]

vjm16 skrev:

Hei alle,Er det nødvendig å ha dyp forståelse av oops for å lære systemet Verilog?
(Ikke sinn, som Iam nytt til systemet Verilog)Takk på forhånd,

vjm