oscilloskop skriving kretser

V

Vakuum

Guest
Hallo!
Se rådene http://www.knjn.com/docs/KNJN% 20Flashy% 20boards.pdf
Det har en veldig interessant funksjon - perioden ut.Alle som vet hva komponenter han bruke?Hvordan periode signal kan abtained?Etter min mening, hvis han bruker comparator, tilsvarende prøvetaking gjenoppbygging vil fungere skikkelig hvis periode inngangssignalet>> ADC prøvetaking perioden.

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Spørsmål" border="0" />

Hva annet tilsvarende prøvetaking metoder finnes?

Alle kan foreslå noen "open source"-prosjekt?
Jeg prøver å implementere analog inngang bord (Pre-amp, utløser, ADC om 100MSPS) for min fpga utvikling bord.
Mange takk!

 
Hei,
Jeg trodde finne periode et signal er den enkleste ting å gjøre; bare AC par signalet og måle tiden mellom alternative null krysset poeng?

Sitat:

Etter min mening, hvis han bruker comparator, tilsvarende prøvetaking gjenoppbygging vil fungere skikkelig hvis periode inngangssignalet>> ADC prøvetaking perioden.
 
Hi Surprisingly Jeg har også besøkt webområdet deres under forsøket på å bygge et omfang grensesnittnavn.

Jeg vet at de bruker ADC08200 fra nasjonale på en av sine plater.

Her er noen relaterte nettsteder:

http://area26.no-ip.org/projects/dso/adc_v1
http://www.bitscope.com/design/hardware/
http://www.johann-glaser.at/projects/DSO/schematic/

Største problemet for meg er å designe den analoge bredbånd mottaker.Jeg skal bruke opa657 for det.Men jeg er fremdeles på scenen til å forstå hvordan alt fungerer.

Med vennlig hilsen,
Manuel

 
Hei laktronix, takk for omfattende svar.
Hvordan tar prøver på ulike faser?Slik bruker PLL gjør heller vanskelig skjematisk (og er ikke klart for meg, spesielt hvordan du kan veksle mellom sanntid og RIS-modus).Kan denne fasen skift implementert i FPGA?

 
Hei,
Du jobber på kanten av en meget utfordrende, og du bør selvsagt forvente bare problemer på din måte.

Når det gjelder da å bytte fra Real Time Prøvetaking til Tilsvarende Prøvetaking, bør jeg tror at når prøvetaking perioden er mer enn 1 / 3 av signal perioden du should.This er hvor du starter å anskaffe mindre enn tre prøvene per periode, Tektronix sier de trenger minst 2.5 samplinger per periode for å rekonstruere den opprinnelige bølgeform.

Når det gjelder innhenting prøvene på ulike faser, hvis du bruker et møte eller skift register å generere prøvetaking puls, kan du laste ned en tilfeldig telle eller tilfeldig skiftarbeid å falle sammen med starten av utløse og samle eksempler på bølgeform på ulike faser forskjellige sykluser.Det må gjøres i FPGA, men wheter det kan gjøres for slike høye frekvenser eller ikke er et punkt som skal kontrolleres.

Jeg bare lurer på hvorfor folk ikke bruker flere lave kostnader ADCs med lav samplingsfrekvens parallelt, drevet med faset klokker, og lagre AD verdier i flere minne banker med Interleaved møte for å få høyhastighets RTS bruker slow ADCs.

Hilsen,
Laktronics

 
Folk gjør Interleave lavere hastighet omformere, men det er problemer med synkronisering av klokker.Gjør et søk i litteraturen for tid-Interleaved ADCs og du vil finne mer info om dette.The zero-order sammendrag av problemet er at få mismatches og midlertidige forskjeller mellom Interleaved konverteringsprogrammene gi opphav til spurs på fraksjoner av totalt samplingsfrekvens ....

 
Tektronix bruke analog tid interpolator gjerne se feste.Også referere til oss patenter
US3790890
US4301360
US4728813
US5790480
US6194925
Beklager, men du må logge inn for å vise dette vedlegget

 
Dette utgangspunktet en gang-til-digital omformer, slik at justeringen av fast tid eksempelliste punkter knyttet til å utløse hendelser.Det bør vurderes, som prøvetaking klokke og timing krets av disse første generasjon digitale oscilloskop har vært ganske treg i forhold til
dagens teknologi, men tid-til-digital fortsatt brukes til å ytterligere øke timing oppløsning med GHz prøvetaking klokker.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top