på: design FIFO for pakkebasert dataflyt

[ydao]

Kravet: no packet korrupsjon oppstår

noen kunne dele noen erfaringer om dette emnet?
eller
noen nyttige link på den?

takk på forhånd.

ps.kanskje vi kunne diskutere mer teknologi her

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />

 

[Radix]

Kan du være mer konkret med det du leter etter?Hva slags korrupsjon er det du snakker om?

Mange ganger om du gir litt informasjon om søknaden din, hjelper det folk til å forstå hva problemet er det du prøver å løse.

Skål,
Radix

 

[elektrom]

Jeg antar at du har for å utvikle Async FIFO.Det finnes mye informasjon om gjennomføring av Async FIFO i FPGA.Hvis FIFO størrelsen er ikke nok.Du kan vurdere en slik type arkitektur

Input -> FIFO1 -> Mem Controller (SRAM / SDRAM) -> FIFO2 -> Output

Merk: Caculate båndbredden til hver bane for å garantere gjennomstrømningen av Output

 

[wufengbo]

Du må vurdere følgende punkt:
(1) synkrone ro asynkron
(2) terskelen for skriving og lesing.
(3) feilen pakkefiltrering.
(4) maksimums pakkelengde deg støtte.

etter FIFO design, kan du referanse www.xilinx.com.

Jeg håper dette kan hjelpe deg, lykke til.

 

[ydao]

Takk for typen din.
Faktisk, jeg bruker den arkitektur som samme som elektrom gi ut.Og hva wufendbo påpeke er svært viktig for utformingen.Jeg føler det er så vanskelig å hindre utgang pakker fra å bli ødelagt etter en slik kompleks prosess samt holde gjennomstrømming så godt som mulig.
thank you anyway!

 

[Zerox100]

Jeg laget en generell pakke FIFO for bruk i mitt design.It's a fastsette lengden pakke.Den har to nivå countr for lese og skrive drift.Det hadde å styre eksternt både lese og skrive opration.