passerer data mellom to simuleringer på fly

[tariq786]

Hei, jeg lurer på har noen av dere spilt med ideen om å sende data mellom simuleringer på sparket. For eksempel, wan jeg å kjøre to simuleringer der en er RTL simulering og den andre er gate-nivå simulering. Er det mulig at man kunne overføre data fra RTL simulering til gate-nivå simulering eller vice versa? Hvis ja, bruker det som konstruerer og hvordan? Takk for svaret ditt. Vennlig hilsen

 

[dave_59]

Folk gjør dette hele tiden. Fra en Verilog modul eller VHDL enhet perspektiv, er det ingen forskjell i hvordan du kobler opp porten på en gate-nivå eller RTL modell.

 

[tariq786]

Hei Dave! Takk for response.It din ville være flott om dere kunne forklare "hvordan" det er gjort i Verilog? Fra svaret, synes det jeg kan lage to instantiations (ett for RTL design og en for gate-nivå design) i testbench. Jeg tenker rett? Vennligst utdype. Etter endt dette, skal jeg dele kildekoden for edaboard brukere å leke med. Vennlig hilsen, tariq786

 

[dave_59]

Vennligst rede for hvorfor du ønsker å gjøre dette og hva du håper å oppnå.

 

[tariq786]

Hei Dave! Takk for ditt svar. Dette er en rent akademisk øvelse. Målet er å se om gate-nivå simulering kan parallelliserte bruker RTL simulering "på sparket" Lets si jeg har en gate-nivå design og jeg kan dele design i to partisjoner. De to partisjoner er fortsatt koblet annet disse var to uavhengige design. Vennligst se figur 1.

Jeg vil bruke RTL simulering til å mate de to partisjoner fremfor partisjon1 fôring partition2. RTL fungerer som prediktor for gate-nivå simulering på begge partisjonene. Se figur 2.

Så nøkkelen ideen er at i stedet for partisjon1 fôring partition2, ønsker jeg å mate hver partisjon med tilsvarende RTL data. Det jeg er ute etter er hvordan du setter opp dette miljøet hvor simulerte data fra RTL simulering er fortært av gate-nivå partisjon simulering Håper jeg svarte på spørsmålet ditt. Hvis ikke, vennligst gi meg beskjed.

 

[tariq786]

Hei Dave! Du skrev "Folk gjør dette hele tiden." Jeg er nysgjerrig på hvordan? Ser frem til ditt svar.

 

[dave_59]

I din figur 1, vil mange mennesker simulere M1 ved porten nivå og M2 på RTL nivå fordi de trenger ytelse / kapasitet. Noen ganger er det hundrevis av blokker, og simulerer dem alle på gate-nivå er for dyrt, så plukke blokkene da må utføre gate-nivå simulering og bytte dem for RTL. Det er det jeg siktet til. Det var ikke før jeg så din figur 2 at jeg forsto hva du spørre i din opprinnelige spørsmålet. Det spiller egentlig ingen rolle for simulatoren at du har en gate-nivå og RTL modell, er det bare to forskjellige modeller som du ønsker å dynamisk bytte. Alle som bygger feiltolerant redundant maskinvare gjør noe slikt i sin design. Det er bare det at en av dine modeller skjer for å være gatel-nivå, er det andre RTL. Du har fortsatt bare forklart hva du vil gjøre, ikke hvorfor du ønsker å gjøre det. Folk trenger ikke simulere RTL Vs gate sammenligninger lenger, er du bare kontrollere gyldigheten av syntese verktøy, og det er formelle likeverdighet verktøy som kan gjøre en mye bedre jobb enn dynamisk simulering.

 

[tariq786]

Jeg tror jeg uthevet hvorfor jeg ønsker å gjøre det. Dens en akademisk øvelse for å se om gate-nivå simulering kan parallelliserte bruker RTL som prediktor. Hvis du har noen konkrete spørsmål, vennligst gi meg beskjed. Igjen, takk for berikende meg og alle oss her med hendene på kunnskap. Vennlig hilsen

 

[tariq786]

Hei Dave! Du skrev "Folk gjør dette hele tiden." Kan du forklare hvordan? Takk Vennlig hilsen, tariq786

 

[tariq786]

noen andre for kommentarer?