Pipeline ADC design's puslespill

[GaryHan]

Jeg designer en 8bit 100MHz Pipeline ADC, og resultatet rådvill meg.
Strukturen er 1.5bit/stage * 5 3bit/last scenen.Resultatet er at 1Lsb er alltid galt.Kan noen gi noen råd?Eller velg noen viktige notevisning?
Tillegg: I denne design, er det en S / H krets få stadium (inkluderer OTAs), dynamisk Comparator og bias krets.Hva med nøkkelen spec av disse analog krets?
Hjelp!Thx!

 

[opamp741]

kan u legge skjematisk av ur arkitektur .. beskrivelse er ikke veldig tydelig ..

 

[bambus]

Kan u beskrive problemet tydeligere?
I design, er det 1.5bit/stage * 5 3 bit / siste stadium.
Hvordan kan du designe din digitale korreksjon krets?
Jeg vet, trenger vi digital korreksjon krets å korrigere Resultatkode
1,5 bit / scene og ignorere den siste koden.

 

[nxing]

Visste du kontrollere produksjonen av den siste fasen
er OTA?Jeg hadde det samme problemet før, og fant ut at problemet kom fra den siste fasen.

Lykke til!