Please hjelp meg

[farhanashirin]

Hei,

Jeg møtte noen slike følgende problemer, kan noen hjelpe meg?

1.Write en Verilog beskrivelse for følgende funksjon.
f (A, B, C, D) = Σm (0,2,4,5,6,7,9,10,11), d (1,13)

2.Show Verilog-kode for en Cascadable 4-2 prioritet encoder.Your krets bør ha en mulig inngang, fire data innganger, en mulig utgang, en interrupt utgang, og to kilde id outputs.All inngang og utganger må være aktiv high.for overlappende formål og for å kunne bruke kablet-eller logikk, bruk tri-state for ur id outputs.Adjust detaljene designe din for et bedre gjennomgripende evne.

takk på forhånd. [/ tex] [/ url] [/ code]

 

[nand_gates]

Her går løsningene ..Håper dette hjelper!

1.
Code:

modul func (

/ / Outputs

Y,

/ / Inputs

A, B, C, D

);

inngang A, B, C, D;

output [3:0] Y;

reg [3:0] Y;

alltid @ (A eller B eller C eller D)

case ((A, B, C, D))

0,2,4,5,6,7,9,10,11: Y = 1;

default: Y = 13;

endcase / / case ((A, B, C, D))

endmodule / / func