PLL Construction

[master_picengineer]

Hei alle,

Jeg har en VCO av 800 MHz (800 MHz når Vc = 1.6V).Når jeg konstruere PLL bruker denne VCO frekvensen produksjon av PLL ble 780 Mhz (også Vc = 1,6 V).
Er det normalt?
Hvorfor dette skjer, og er det noen løsning å gjøre PLL levere 800 Mhz signal som VCO?

Please Help.

 

[obovolo]

hva er ur ref freq?
kanskje ur Kvco er for stor

 

[master_picengineer]

ref = 50 Mhz

 

[safwatonline]

kanskje lasting av skillet

 

[ehsanelahimirza]

sjekk for fase detektor gevinst
justere den kan gi ur ønskede resultater

 

[master_picengineer]

Takk alle sammen,
Jeg prøvde et eksperiment: For å være sikker på at dette problemet ikke er forårsaket av PFD eller Freq divider, koblet jeg Vc direkte til Voltage 1,6 V. Dessverre kan jeg fremdeles bli en frekvens på 780 Mhz.
Please help!
Beklager, men du må logge inn for å vise dette vedlegget

 

[safwatonline]

Vel, jeg tror dette betyr at skillet lasting på VCO er årsaken.

 

[master_picengineer]

Takk Safwatonline,
Det er en som deler av 16.Kan du fortelle meg hvor å løse problemet?
Please help.
Takk så mye.

 

[ehsanelahimirza]

prøve ved å koble divider i over diagrammet krets
så hvis problemet vedvarer gå for VCO endring
ellers divider lastes VCO

 

[ehsanelahimirza]

prøve ved å koble divider i over diagrammet krets
så hvis problemet vedvarer gå for VCO endring
ellers divider lastes VCO

 

[master_picengineer]

Takk ehsanelahimirza,
Når jeg kobler skillet på VCO er å isolere så det fungerer bra på 800 Mhz.
Like oppgitt av safwatonline, er problemet skyldes skillet lasting.
Behage hjelpe meg å finne løsning på dette problemet.

 

[cheggy]

Hei, hvis divider realiseres som digitale kretser innen chip (FPGA, CPLD ,...) kontrollere spenningsnivå av Fout som kommer inn i brikken.Kanskje det ikke er hensiktsmessig.

 

[master_picengineer]

Takk,

Utformingen er gjort på transistoren nivå.

 

[ehsanelahimirza]

master_picengineer skrev:Like oppgitt av safwatonline, er problemet skyldes skillet lasting.

Behage hjelpe meg å finne løsning på dette problemet.

 

[master_picengineer]

Tusen takk min venn.

Kan du utdype ehsanelahimirza?
Bør jeg presentere en OP-Amp mellom VCO og freq deler?
Kan noen sendte meg noe materiale / shematic av en OP-Amp på transistor nivå?

Takk på forhånd.

 

[mouzid]

ehsanelahimirza skrev:master_picengineer skrev:Like oppgitt av safwatonline, er problemet skyldes skillet lasting.

Behage hjelpe meg å finne løsning på dette problemet.

 

[faizalism]

det skjedde med meg for min klokke Data Recovery, er det grunn av lasting kapasitans.IMHO, selv du setter OPAMP etter VCO, frekvensen fortsatt den samme, kanskje svinger er bedre eller kanskje frekvens blitt verre.Egentlig for design metodikk, må du ta med lasting kapasitans, f.eks.fan out capacitance, obligasjonslån pad kapasitans, parasitter og etc.

kanskje noen har opplevd kan gi ideer på denne design metodikk eller design tips.

takk,