PLL filter Design

[mouzid]

Kjære venner,
Jeg trenger du hjelp til utforming av et filter for en PLL har som refernce klokke 500 MHz og en utgang av 8 GHz.
Filteret vil bli satt inn mellom CP og VCO allerede utviklet.
Please help.

 

[AdvaRes]

Jeg trenger også å vite mer om dette problemet.
Noen papirer boken diskuterer dette?

 

[mouzid]

Er spørsmålet mitt vanskelig?
Vennligst hjelp!

 

[nandu]

Først av alt du trenger for å avgjøre om du vil bruke et aktivt eller passivt filter.Kan si at du designe enklere av de to som er en passiv filter.Nå må du bestemme båndbredden din PLL (som er frekvensen på lover tomten der loop gevinst av PLL krysser 0dB).Båndbredden må være mindre enn 10% av din referanse signal på 500 MHz.Vanligvis er det ca 1% eller mindre.En mindre båndbredde årsaker lenger låse ganger men mindre referanse feedthrough til produksjon og også mindre støy fra referansen kilde.

Siden du bruker en lader pumpen din må være en 2dre rekkefølge PLL har 2 integratorer i kretsen (den CP og VCO).Så du trenger å introdusere et null å gjøre loop stabil.Det enkleste er å ha en motstander parallelt med kondensatoren i loop filter.Null må plasseres på en slik måte at du har en stor demping faktor (4 eller flere kanskje).

Så du ser loop filter i en PLL avgjør hele loop dynamikk.Det er vanskelig å komprimere alt i ett mesage.Jeg
vil foreslå for deg å gå gjennom noen boken før du hopper inn i designen.

 

[wilwal]

Som PLL designer, vil jeg foreslå at du bruker programvaren til å utforme loop filter, i stedet for å få inn mye matematikk (spesielt Laplace transformeres) og kontroll theory.Some av programvaren du kan bruke, avhenger av min og max frekvens av loop.One som jeg fant brukervennlig er Adi simPLL (hvor du kan angi alle parameterne av VCO og andre componets innenfor PLL) eller en av nasjonale semiconductors.I foreslår som en praktisk ingeniør avhengig av VCO tuning spenning, trenger du kanskje en passiv eller aktiv loop filter.

Hvis du er intersted i detaljer om PLL vil jeg foreslå følgende ressurser:
1.Phase låse Grunnleggende: William F. Egan
2.Frequency syntese av fase lås: William Egan: utgiver Wiley
3.Some utmerket hvitebøker på PLL design på Analog Devices nettsted.

Også jeg var intersted å vite hvis du er designer hver komponent innen PLL selv eller du bruker tredjeparts componets?Lagt til etter 51 minutter:Av veien all denne programvare er gratis å download.I spesielt oppfordre deg til å bruke Adi en hvis du bruker Analog Devices synthesizers.Downlod den andd titt på hjelp-delen der du kan finne mye teknisk materiale på loop filtre og typer. Alle de beste

 

[nandu]

@ Mouzid
Det oppstod en feil i mitt forrige melding.Å få en null må du lade Pumpen kjører en kombinasjon av motstander og kondensatoren og ikke en parallell kombinasjon som jeg hadde nevnt.

 

[mouzid]

Takk for din utarbeidet svar.Kan du laste documentations angående dette problemet?

 

[wilwal]

I cant upload materialet jeg har på PLL.I er et nytt medlem, og jeg trenger en måte å komme seg ut av this.Mauzid få meg din e-post og jeg vil sende til deg direkte.

 

[jecyhale]

mouzid wrote:

Kjære venner,

Jeg trenger du hjelp til utforming av et filter for en PLL har som refernce klokke 500 MHz og en utgang av 8 GHz.

Filteret vil bli satt inn mellom CP og VCO allerede utviklet.

Please help.

 

[dfrndez]

En annen god ressurs "CMOS PLL synthesizere: Analysis and Design" av Sinencio.Filteret er ikke så trivielt.Du bør lese litt grunnleggende tekster på minst like Razavi's (design og analyse av CMOS Analoge kretser) bok, det vil alltid være tradeoff mellom stabilitet i fliter og kontrolledning ringvirkninger (eller oppkjøp område).Derfor må du først vite den fasen margin du ønsker for PLL og du kan simulere virkemåten bruker MATLAB og ligninger for åpen sløyfe gevinst i Razavi's.