PLL settling time spørsmålet

[ahmad_abdulghany]

Settling tid kan enkelt defineres som den tiden som PLL trenger å låse etter et hopp eller endring i sitt innganger (kanskje ikke helt nøyaktig).

Uansett, et merkelig fenomen occures i PLL, jeg så i andre og tredje orden PLL, det er i tilfelle av små frekvens trinn, er det nesten ingen slipping i tett loop dynamisk respons, wherease i realively stort skritt, er det noen ganger en syklus-slipping .
Som i vedlagte figur,
VCO control line output from loop filter, corresponds to Δf=2MHz

step in the PLL input,

- Den blå

VCO kontroll linjeutgangen fra loop filter, tilsvarer Δf = 2MHz

trinn i PLL input,
the Vc signal, corresponds to Δf=10MHz

step in the PLL input.

- Og den røde

VC signal, tilsvarer Δf = 10MHz

trinn i PLL input.
<img src="http://images.elektroda.net/96_1171553399.jpg" border="0" alt="PLL settling time question" title="PLL settling time spørsmålet"/>

Kan noen diskutere noen årsaker til dette, samt metoder for å compansate?Takk og hilsen

Ahmad,

 

[RickLi]

Når frekvensen steget er stort, kan styrespenning ikke når den endelige verdien i én syklus, så det holder stigende inntil verdien er nådd, så spenningen holder opp og ned nær låst spenning.Når trinnet er liten, kan spenningen når den endelige verdien i én syklus.Det er forskjellen.

 

[ahmad_abdulghany]

Det betyr at det er ikke helt forutsigbar?, Dvs. antall gled-sykluser?
Kan det skipp mer enn én syklus?
Hvordan compansate?

 

[RickLi]

Jeg tror du kan regne ut hvor raskt styrespenning kan endre.For en charpge pumpe tid PLL, t bestemmes av belastningen pumpen nåværende og kondensator i loopen filteret.

For din 2MHz tilfelle, tar det ca 0.2msec (0,2 til 0,4) for å oppnå 100mV og 500mV nås på ca 1msec (0,2 til 1,2) for 10MHz saken.Tiden er omtrent propotional å frekvensen steget siden bakken er den samme.Det skjer for å tilbringe enda en syklus fordi syklusen periode er 0.6msec.Hvis frekvensen trinnet er 12MHz, vil styrespenning nå målet 600mV på 1.5msec.Jeg tror det ikke er knyttet til syklus perioden.

Hvis du vil forkorte tiden, jeg tror du har for å forstørre påvisning gevinst (fase / frekvens feil å kontrollere spenning, eller til VCO frekvens).Men bryr stabiliteten.