PLL: Transistor Sizing?

M

master_picengineer

Guest
Hei, medlemmer,
Jeg designet en PLL for å bruke sin produksjon som en klokke signal til andre digitale komponenter beregnet på transistoren nivå.
Jeg ble overrasket da jeg samlet hullet deler.Den PLL frekvens redusert til halvparten av den verdien??

Simuleringen av PLL alene var Ok, jeg visste ikke hva som skjer nå.

Jeg tenkte at dette kan være grunn til ytterligere belastning kapasitans innført når du kobler PLL til de andre delene.
Jeg trodde også at problemet skyldes VCO og løsningen er å enhence det å levere en høyere strøm og det er mulig ved å utvide transistorene brukes til å konstruere VCO.
Er mine thougths rett?

Please help.

 
hallo,
Jeg tror du har rett, jeg hadde det samme problemet med en LDO var simulering av enheten bare flott, men når jeg simulerer det med alle de andre blokkene var det en katastrofe.

 
Du må forutse og utforme et bufring i VCO.Ellers VCO frekvensen blir modulert av last endringer.

 
rfsystem skrev:

Du må forutse og utforme et bufring i VCO.
 
Nei, ikke i mellom forsinkelsen cellene, men parallelt avhengig av antall fasen du bruker.Typisk bruk minimum inverter og øke deretter.Forsinkelsen cellene må skalere litt over minimum inverter, slik at th ytterligere forsinkelse er lav.

Hvis du simulere VCO inkludert bufferen med forskjellig belastning cap på bufre VCO frekvensen endres.Men etter to vekselrettere endringen er liten.

 
Det VCO er en differensial og har 4 forsinkelse celler:
Quote:

Nei, ikke i mellom forsinkelsen cellene, men parallelt avhengig av antall fasen du bruker.
 
for hver forsinkelse celle i ur VCO, bør det være en buffer med det.
si A er ur forsinkelse celle, er B bufferen bør ur VCO være lik
A1 stasjoner A2 og B1, A2 stasjoner A3 og B2, og så videre.

og sørge for at hver forsinkelse celle har samme belastning.

 

Welcome to EDABoard.com

Sponsor

Back
Top