M
master_picengineer
Guest
Hei, medlemmer,
Jeg designet en PLL for å bruke sin produksjon som en klokke signal til andre digitale komponenter beregnet på transistoren nivå.
Jeg ble overrasket da jeg samlet hullet deler.Den PLL frekvens redusert til halvparten av den verdien??
Simuleringen av PLL alene var Ok, jeg visste ikke hva som skjer nå.
Jeg tenkte at dette kan være grunn til ytterligere belastning kapasitans innført når du kobler PLL til de andre delene.
Jeg trodde også at problemet skyldes VCO og løsningen er å enhence det å levere en høyere strøm og det er mulig ved å utvide transistorene brukes til å konstruere VCO.
Er mine thougths rett?
Please help.
Jeg designet en PLL for å bruke sin produksjon som en klokke signal til andre digitale komponenter beregnet på transistoren nivå.
Jeg ble overrasket da jeg samlet hullet deler.Den PLL frekvens redusert til halvparten av den verdien??
Simuleringen av PLL alene var Ok, jeg visste ikke hva som skjer nå.
Jeg tenkte at dette kan være grunn til ytterligere belastning kapasitans innført når du kobler PLL til de andre delene.
Jeg trodde også at problemet skyldes VCO og løsningen er å enhence det å levere en høyere strøm og det er mulig ved å utvide transistorene brukes til å konstruere VCO.
Er mine thougths rett?
Please help.