problem DDS

[skycanny]

Jeg er pålagt å gjennomføre en sinus bølge generator og frequence område er
0.005hz til 5000hz.Gitt klokke 100mhz, problemet er om DDS kan generator denne frequence utvalg sinus bølge.Hvis den kan, hvor mange biter har fase ACC samt hvor lenge sinus tabellen (hele perioden)
Er det noen fortelle meg hvordan jeg computate disse paremeters?
Eventuelle hjelpe ville være pris!

 

[freeinthewind]

hvis ur referanse klokke 100Mhz, kan du generere 50Mhz på de fleste.Så jeg tror u kan generere dette frequence rekkevidde.
u kan gjøre ur parameter listen ved hjelp matlab.after generere den, u må gjøre det en endring fra flytende til fast.

 

[skycanny]

Takk for svar
Den kritiske problemet er hvor mange biter har fase accmulator samt hvor lenge tabellen

 

[Renjith]

ru implementere DDS på Xilinx FPGAs?
Hvis ja, det veldig lett med DDS IP kjerne.
Hvis du vil skrive koding for samme, da henvise DDS dataarket fra Xilinx web.it gir et meget klart bilde for DDS design.
5K er svært oppnåelig witha 100 MHz klokke.
Men design bli enorme dersom du har til å gå en ,005 Hz oppløsning.
Bare 1Hz oppløsning selv vil ta 27 biter for fase akkumulator,
og ,005 Hz oppløsning vil ta 35 biter av fase akkumulator
Ovennevnte Dataarkvisning vil gi deg et klart bilde av disse beregningene.

 

[skycanny]

takk for svar
Jeg har gjennomført den
Jeg splittet 100mhz klokke til ca 5mhz consequentialy i biter av fase akkumulator droped.
Men bølgen er ikke glatt observert gjennom oscillograph fordi LP har higt stoppe frequence.
ROM sinus tabellen er generert av corgen, som gjør vanskelig å overføre dette DDS på ulike FPGAs
Så jeg har å implementere rom med primitive VHDL stedet for Xilinx corgen, og dette synes å være vanskelig, fordi jeg er en ny å vhdl og fpga.
Jeg ønsker håper noen fortelle meg hvor å beskrive et rom i VHDL.

Eventuelle hjelpe ville være pris!

 

[Renjith]

skycanny wrote:I eagerly hope someone tell me how to discribe a rom in VHDL.

 

[str]

bør du finne ut utgangssignalet
er
frekvens presisjon og fase presisjon først.

hvis fase presisjon er 1 grad, deretter 9 biter for ACC

er tilstrekkelig.fordi 1 / (2 ^ 9) * 360 <1degree.

Dermed sinus tabellen også trenger 512 deepth.

for andre spørsmål, kan du besøke www.analog.com nettsiden til

Search Noen DDS relaterte dokument.

med vennlig hilsen

skycanny wrote:

Jeg er pålagt å gjennomføre en sinus bølge generator og frequence område er

0.005hz til 5000hz.
Gitt klokke 100mhz, problemet er om DDS kan generator denne frequence utvalg sinus bølge.
Hvis den kan, hvor mange biter har fase ACC samt hvor lenge sinus tabellen (hele perioden)

Er det noen fortelle meg hvordan jeg computate disse paremeters?

Eventuelle hjelpe ville være pris!

 

[freeinthewind]

Jeg synes du skal simulere systemet. simulering vil gi u spesifisering av design, slik som biter antall fasen akkumulator og størrelsen på slå opp tabellen.

 

[mobil-it]

Hei, jeg har et spørsmål angående dette: er det mulig å gjennomføre en DDS for FM-mottak i en FPGA?kan noen gi meg noen eksempler?takk