problem med RESET SIGNAL sendes til Cypress Chip FRA FPGA

[kalyansrinivas]

Hei alle,
Vi hadde en VIRTEX-4 Fpga og Cypress kontrolleren (CY7C68013) på vårt bord tilbakestillingen signal for Cypress chip kommer fra FPGA (VIRTEX-4).Problemet vi står overfor er at for noen grunn tilbakestillingen kommer fra FPGA
doesnt aktivere Cypress chip men når tvunget eksternt sjetongkassen tar det skikkelig.Må jeg gjøre noen innstillinger i Xilinx Ise å gjøre IO drevet fra FPGA looklike en reset signal sendes fra ytre miljø

Takk på forhånd

M Kalyansrinivas

 

[it_boy]

Kunne ikke forstår deg riktig.
Men har du sjekket om tilbakestilling ved utgangen av FPGA blir påstått?Har du sjekket med et oscilloskop?
Hvordan har du genererer tilbakestillingen i FPGA?betyr det oppfyller minimumskravet perioden nødvendig for CY7C68013?

 

[kalyansrinivas]

ja tilbakestillingen ved utgangen av fpga blir påstått ordentlig Jeg har sjekket inn oscilloskop ved Verifiserer inntastingsfeltet til Cypress reset pin

Jeg tvile vær å stille den (reset) som PULLUP I/O- å likne ytre reset og også noen endringer i kartet egenskaper trengs