[Problem] Ugyldig Clock Nets i SCAN Innsetting, behage hjelpe!

[wjccentury]

Når jeg setter skanner kjeden i en modul (ikke stor, bare 8 kjeder). Jeg fant mange scan flip-flops mangler i kjeden. Skanningen sjekk Rapporten sier: Shift klokke pin CK av celle × × _reg er ulovlig gated (TEST-186) Min test klokke er TCLK, bare ett.. The missing scan flip-flops er alle klokket ved porten klokken fra clock_gating_cell. TCLK ------> kombinatoriske clock_gating_cell ------> scan flip-flip Synopsys solgt sier "DFT compilier støtter kombinatoriske klokke gating under parallell fange syklusen" My skanning konfigurasjon er: full_scan, multiplexed_flip_flop, mix_clocks,-internal_clocks (falske),-erstatt (temperatur),-disable (sann),-add_lockup (falske) Hvem kan fortelle meg hvorfor? Tusen takk!

 

[sameer_dlh25]

Hei wjccentury, jeg er ikke sikker, men det ser i deg klokke fanin kjegle noe signal drives fra sekvensiell element. Som påvirker kontrollerbarhet av din klokke nettverk. Du må kjøre kommandoen check_test og se nøye advarsel og feilmeldinger. Manuel sier i så fall får du en TEST-281 melding. Dermed med check_tets finne alle slike meldinger og prøve å fjerne disse advarslene. Jeg håper dette vil hjelpe: D

 

[dft_guy]

De fleste klokke gating celler har en scan mode innspill som vil omgå den sekvensielle elementene i cellen, noe som gjør klokke fullt kontrollert fra den primære I / O av enheten. Er du hooking det opp? John [url = www.dftdigest.com] DFT Digest [/url]