problemer Binding Verilog porter definert som struct

[igorloi]

Hi everybody

Jeg har et enkelt spørsmål om struct i Verilog.I min hierarkiske utforme sub-modulene har noen input og output porter deklarert som structs.I øvre modulen prøvde jeg å koble submodules porter (som er definert som en struct), ved hjelp av et signal samme type struct.Problemet er under simuleringen, slik at når jeg starter vsim kommandoen jeg har nedenfor feil

Tilkoblingstype er uforenlig med port (xxxxx): Struct / union typer må stemme overens.
" so the problem I think is the port binding.

Jeg vet at "structs og fagforeninger kan tildeles som en helhet. Kan gikk gjennom oppgaver / funksjoner / porter som en helhet",
så problemet tror jeg er porten bindende.Her noen koden for submodule og toppen modulen

typedef struct (
logikken a;
logikken b;
) Buss;

modul top ();

bus my_bus;

submodule_1 DUT_1 (....,. my_bus (my_bus), ....)
submodule_2 DUT_2 (....,. my_bus (my_bus), ....)
endmodulemodul submodule (...., my_bus, ... ...);

input buss my_bus;

osv. osv. ....
....

endmoduleEr det noen spesiell måte å bin struct port i Verilog eller er det noen konflikt med navn?Jeg prøvde å syntetisere utforming og design kompilator Did'nt gi meg advarsel, så jeg tror det er en SINTAX problem knyttet til modelsim.Noen forslag?

Takk alot

--
IgorLagt etter 51 minutterersom topp-modulen og sub-modulen er deklarert i samme fil problemet forsvant.I dont forstår hvorfor.