Problemer debugging Stratix FPGA

[mamadlin]

Hei Alle,

Jeg har en utforming som har 4 identiske komponenter (hovedsakelig 4 porter swith av noe slag) Den FPGA Enheten er Stratix S80.Designen er ikke for stort mindre enn 2% av enheten.Jeg har sett FIFO's som er kartlagt i minnet biter inne også.

Jeg har bekreftet mitt design på Cadence NC-simulator.Men da jeg satte den på maskinvare den gir meg rare resultater!2 porter fungerer og at andre ikke!Først trodde jeg at problemet er maskinvare (jeg har RS232 Transceivers men byttet jeg pinnene, er fremdeles den samme portene var i ustand, jeg trodde pin oppdraget var ikke bra => uten hell!) Så så jeg på koden, hvis jeg endre noen tilknytning kode rundt andre havner begynne å jobbe, og man ikke!Jeg spilte rundt med samlealbum alternativer (i hovedsak fjernet par optimalisering bare å teste det!) Og atferd endret seg igjen (3 porter fungerer en ikke!)

Jeg bruker qu (at) rtus II V4.2 for sammenstilling og syntese.

Noen ide hva som kan være kilden til disse rare problemer?Jeg ville verdsette alle hjelpe-og / eller tips.

Mange takk,

Mo

 

[Willebul]

Hei

Hva er din timing begrensninger og hva tidspunktet analytikeren fortelle deg etter kompilere.
Høres ut som du kjører inn i timing problemer
Kan du laste tur ruting / timing rapportHilsen
W

 

[mamadlin]

Hei Willebul,

Tusen takk for svaret ditt.Jeg har ikke rapporten her (laboratoriet er nær til mandag).Men da jeg så på rapporten, og jeg tror det fortalte meg at den lengste forsinkelsen er 55ns så siden jeg var med 80MHz klokke ombord, plassert i en komponent (i hovedsak en teller) for å forsinke klokken til 10MHz, så jeg deretter brukte treg klokken å mate de viktigste komponentene i design.Jeg vet ikke om dette er en klok måte å håndtere det eller ikke, eller var det andre måter å avta klokken ...

På dette tidspunktet ikke jeg har noen store begrensninger på timing, 10MHz er mer enn nok.Jeg skal se på det tidspunkt analysen i mer detaljer og lagt ut her også (også du gi meg beskjed hvis det var en bedre måte å sette ned farten klokken)

Mange takk,

Mo

 

[mamadlin]

Jeg sjekket Timing analyse, og det er mange advarsler om at det er clock skew.Eksempel:

Ikke operativ: Clock Skew> Data Delay portprocessor: SOUTH_PORT | UART: UART_PORT | rs232_rx: rx_block | rx_state.stopping portprocessor: SOUTH_PORT | async_rx: ASYNC_RECV | async_state.idle clk clk Ingen Ingen 3,561 ns

Generelt, hva kan jeg gjøre for å løse klokken skew problemer?

Setter pris på all hjelp / tips.

Takk.

Mo