Problemer med å konvertere FPGA til ASIC

[mhytr]

Jeg lære å bruke design Compiler, så jeg prøver å syntetisere en av mine design som er implementert ved hjelp av Xilinx FPGA.Because jeg ikke har et langsiktig prosjekt støtte, kan jeg ikke få noen hjelp fra leverandøren, og jeg møter noen problemer oppført nedenfor, Kan noen gi noen råd til å hjelpe meg? Så jeg kan syntetisere mitt design ved hjelp Design Compiler hell

1.a multiplikator brukes i DataPath av designen min, og det er gjennomført ved hjelp av en Xilinx IP Core, kan jeg bruke "*" direkte i min RTL-kode for design Compiler syntese?Vil det bli synthsized akkurat som kjernen gengerated by Design Ware?

2.En huggorm / substracter er også gjennomført ved hjelp av Xilinx IP kjernen i designen min, hvordan kan jeg skrive min RTL-kode for å implementere det for Design Compiler Synthesis?

3.ROM, single port RAM, dual port RAM er brukt i designen min, hvordan kan jeg gjennomføre disse uten leverandørens hjelp? Mitt mål er ikke optimalisering, funksjonell gjennomføring er acceptable.I bety at minst, kan jeg gjøre timingen simulering bruker sdf fil generert av Design Compiler.

Tusen takk for hjelpen!

 

[Aravind]

u kan gjøre alle våre spørsmål
u kan angi huggorm i DC akkurat tping hvilken type orm u vil inkludere i ur design (CSA, RC ...)
u kan endre huggorm antyde at orm.
Jeg glemte kommandoene.
beklager

 

[spauls]

Jeg vil gi deg et script som flate alle DW komponenter, må du kjøre skriptet etter sammenstille og gjøre en samle-incremental_mapping etter skriptet, vil det løse all tvil.
Av sikkerhetsmessige årsaker i cant la skriptet i foroum.

 

[dddain_bramage]

> 1....kan jeg bruke "*" direkte i min RTL-kode for design Compiler syntese?

Ja, vil den grunnleggende versjonen av Design_Compiler automatisk slå av "*" operatør til en DesignWare komponent.Hvis du har mer avanserte DC lisens (som DC-Ultra, eller Designware-Foundation), så hastigheten / området multiplikatoren kan bli ytterligere forbedret.

> 2.En huggorm / substracter ...

Design Compiler har Designware komponenter for alle grunnleggende aritmetiske operasjoner ( , -, *, /,%.)

tildele as_out = addsub?(A b): (a - b);

^ ^ ^ Nåværende versjoner av Design Compiler er smarte nok til å automatisk konvertere denne RTL til en addsub Designware enhet.

> 3.ROM, single port RAM, dual port RAM er brukt i designen min, hvordan kan jeg gjennomføre disse uten leverandørens hjelp?

Du kan ikke ... hvis RAM / ROM er "liten" (under 1000 totalt biter ...), så du bare skrive RAM / ROM med normal RTL-kode.Syntese-verktøyet vil bruke flipflops å implementere RAM / ROM - dette er ikke effektive, men brukbare.

Jo større minne-strukturen blir, jo lenger / hardere Design Compiler vil kjempe for å sette sammen din hukommelse.For eksempel, hvis du bruker hele arealet av en BlockRAM (18Kbit), vil du * TRENGER * RAM-kompilatoren verktøysettet fra støperi leverandøren.

 

[funzero]

når du bruker rom RAM eller eeprom blits, må du ta kontakt med biblioteket leverandøren.

 

[mhytr]

Den Adder / substractor er med å gjennomføre og bære in.If jeg skriver RTL koden akkurat slik jeg implementere i C. vil det ta for mange porter?Anta at a og b er 32 bits,
Når subtraksjon, jeg må skrive en linje av comparsion:
if (a> b)
..................

 

[dddain_bramage]

Quote:

Hvis jeg skriver RTL koden akkurat slik jeg implementere i C. vil det ta for mange porter?
Anta at a og b er 32 bits, når subtraksjon, jeg må skrive en linje av comparsion:

if (a> b)