Quesions om utforming av store pmos i LDO.

[gxxg]

Hvordan layout store pmos i LDO?

Er det noe papir eller avhandling om dette?

Takk.

 

[taofeng]

1.sted nær sammen alle enheter som trenger store spor etter gjeldende

2.finne gode antall gate og bredde for å gjøre enheten en firkantet ligne

 

[holddreams]

taofeng wrote:

1.
sted nær sammen alle enheter som trenger store spor etter gjeldende2.
finne gode antall gate og bredde for å gjøre enheten en firkantet ligne

 

[aryajur]

Jeg tror boken Art of Analog Layout er en god referanse for Power MOS layout.Snakker om det i mange detaljer.Dessuten tror jeg det har en god liste over referanser.

 

[rficd]

Det viktigste er at størrelsen på bredde, lengde og flere fingre i skjematisk bør være det samme med størrelsen på at i layout.Deretter kan du holde resultatene av designet ckt.

 

[viren_s]

yeh ok kan du oppsettet for den store pmos
at det skal være lik tio bredden av LDO for bedre bruk av aera
og tilbakemeldinger res og feiling amp bør plassen ved siden av Pmos.
1 - øke kilde drain metall witdth opp max som ikke voilate mellomrom regelen.
2 - sette en vakt ringen for hver multiplier.
3 - for ESD spørsmål 20 u bredde er ideelt (avhenger av prosessen) så derfor justere fingrs.
4 - for en enkelt multiplikatormetoder bruke alternative tilkobling for kilde-og avløp
like a) kjeldetekst b) drain c) kjeldetekst d) drain.
deretter sette igjen vakt ring for komplett Transistor

 

[tdf]

Hi Viren_s,

Hva mener du om "ESD problemer"?
Betyr det for Pad design eller core design?

btw, er det noen dårlig effekt hvis jeg legger til vakt band til Layout?

Takk