Re: Hvordan redusere VCD filstørrelse for gate-nivå sim?

[sjalloq]

Hei,

Jeg sliter med å få opp en strøm analyse flyt for den siste uken, og ønsket å få noen råd.

Vi bruker VHDL RTL og ModelSim sammen med Design Compiler og Power Compiler.

For å generere en bakover SAIF fil jeg måtte lage en gate-nivå Verilog netlist fordi ModelSim støtter ikke fange VCD data på 2d arrays.Så langt har jeg forsøkt to flyter: ett med Synopsys PLI med ModelSim å generere SAIF direkte og to, genererer en VCD fil og konvertere den til SAIF hjelp vcd2saif.

Bruke Synopsys PLI syntes å være svært langsom.En liten blokk nivå netlist simulering tok over 6 timer.Selv om det virket, ved hjelp av denne flyten på større blokker og chip-nivå er ikke attraktivt.

Skifter til VCD flyt for å se om det var raskere resulterte i et stort VCD filen genereres og jeg drepte SIM.Jeg sparer til en gzipped VCD outptus fil og når jeg drepte SIM var det allerede over 13GB.Merk at dette er en liten blokk.

Spørsmål:

hva er riktig flyt for å generere en VCD-fil fra en gate-nivå simulering?Hvis jeg fange alle netto toggling da jeg ta unødvendige interne biblioteket celle som ikke er nødvendig med Power Compiler som bloating min VCD?Jeg prøvde å bruke-nodebug bytte til vlog men dette forhindret fangst av 95% av mine sekvensielle celler.

Takk for hjelpen.Lagt til etter 4 timer 16 minutter:OK, jeg fant mitt problem.Brukerfeil som normalt.Jeg var bruker-nodebug bryteren når kompilere både biblioteket mitt og min netlist.

For de som søker i fremtiden, flyten skal være:

vlib biblioteket
vlog-arbeidet bibliotekrelaterte nodebug my_cell_lib / *. v my_mem_cells.v
vlog my_netlist.v
vlog my_tb.v
vsim-L biblioteket work.my_tb

Og som et eksempel på kjøring, logging VCD tok 2 timer mens du bruker Synopsys PLI tok 6.

Takk.

 

[win3y]

Hi sjalloq;

Jeg tror at dumpping VCD eller saif av Nc verilog (Synopsys PLI) vil ta mindre tid enn det nåværende måte.
Kan du fortelle meg forholdet mellom resultatet av makt anslått og mengde løpende tid er?Resultatet av makt er økt direkte proporsjonal med mengden løpende tid eller ikke?
Takk

Win3Y

 

[sjalloq]

Hei,

Dessverre jeg har ikke tilgang til NC-Verilog vi en Mentor huset.

Som for resten av ditt spørsmål Jeg
er ikke sikker jeg forstår.Mener du hvordan nøyaktigheten av makt anslag varierer med hensyn til den totale løpende tid i simuleringen som genererer VCD?Det skal ikke saken så lenge stimulans er en nøyaktig gjengivelse av den virkelige verden drift.

Takk.