Reading interne signaler gjennom en testbench.

[dBUGGER]

Hei alle,
Gjennom en testbench (Verilog eller VHDL), hvordan leser jeg verdiene av signaler av en sub modul gjennom en topp modul?Dette er nødvendig for å matche, og hevde hvis programmet fungerer.Please help.Takk.

Med vennlig hilsen,

 

[nand_gates]

I Verilog testbench det veldig enkelt du kan referere til submodule signal som følger ..

top.sub_module.sub_sub_module.my_signal

Her.brukes til å skille hirarchy!

I VHDL tror jeg du må bruke FLI!