Redusere forsinkelse fra flopp til logikken i kritiske stien

[pinkesh2001]

Hei alle, hvordan kan jeg redusere forsinkelsen fra første flip flop til logikken. Jeg har en forsinkelse på 1.5n før du rekker til en logikk bcoz som min slakk blir verst. Hvordan optimaliserer jeg. Buffering har laget en forsinkelse verste som det en veldig DataPath orientert blokk og med en høy fanout med store cap.Its ikke en multicycle bane. Takk på forhånd, Pinkesh

 

[Thomson]

Selv om innholdet du nevnte er ikke veldig klart, er flere grunnleggende måter å takle slike problem oppført: (1) redusere combinatory logikken så kort som mulig (2) bruke DC optimalisering ferdigheter inkludert set_critical_range eller set_max_delay kommandoene (3) etter min mening , du bør endre RTL koder som er mer gjenbrukbare og mer gyldig for syntesen hvis klokkefrekvens er ikke så stor. For eksempel er det mindre enn 500 Mhz. Ofte forskjellig kodingsmetoder kan opprette forskjellige logikk. (4) bruke siste verision av DC som mulig som kan partisjonere banen for å gjøre belastningen reduseres

 

[pinkesh2001]

Takket Thomson, Men tror er i henhold til arkitektur rtl pepole sier at banen vil bli stor som logiske nivåer kan ikke reduseres. Jeg m bruker MAGMA som optimeringsverktøyet. Kommandoene som u har gitt, m jeg ikke klar over da jeg ikke har jobbet med Synopsys verktøy. Er det mulig å klone Flipflop slik at jeg kan redusere forsinkelser og også fanout.That flip flop utgang pin har fanout på 500. Design arbeider på 180MHz. Takk, Pinkesh